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소개

verilog로 짠 다중 사이클 데이터패스

목차

1. Composition of Modules

2. Verilog Code ( Register files source ) - capture

3. Testbench Code (datapath_testbench.v)

4. Simulation Result & Description

본문내용

1. Composition of Modules

①전체 모듈 구성
Multi Cycle data path의 모든 logic box를 모듈화 하여 Top module인 DataPath.v에 모듈 선언으로 넣어 주었다.
②Clock을 필요로 하는 모듈

PC, Memory, Memory Data Register, Register files, A buffer, B buffer, ALUOut buffer 모듈에 clock을 넣어서 제어하였다. 클럭을 넣음으로써 각 단계별로 값을 유지할 수 있었다.

③Initial value를 넣기 위한 Register file

원래 이전 Homework에서 Register file을 구성할 때 D-flipflop으로 구성하였지만 이번 과제를 통해 첫 레지스터 값을 넣어 주기 위한 방법으로 Register file을 Array로 선언하여 memory와 같은 형태로 써서 initial value값을 넣을 수 있었다.

2. Verilog Code ( Register files source ) - capture

◎DataPath.v ( Top module )

참고자료

· 없음