Zynq SoC에서 재구성 가능한 하드웨어 가속기를지원하는 멀티쓰레딩 시스템 설계 (Multi-threaded system to support reconfigurable hardware accelerators on Zynq SoC)

서지정보

· 발행기관 : 한국전기전자학회
· 수록지 정보 : 전기전자학회논문지 / 24권 / 1호 / 186 ~ 193페이지
· 저자명 : 신현준, 이주흥

초록

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다

영어초록

In this paper, we propose a multi-threading system to support reconfigurable hardware accelerators on Zynq SoC. Weimplement high-performance JPEG decoder with reconfigurable 2D IDCT hardware accelerators to achieve maximumperformance available on the platform. In this system, up to four reconfigurable hardware accelerators synchronized withSW threads can be dynamically reconfigured to provide adaptive computing capabilities according to the given imageresolution and the compression ratio. JPEG decoding is operated using images with resolutions 480p, 720p, 1080p at thecompression ratio of 7:1-109:1. We show that significant performance improvements are achieved as the image resolutionor the compression ratio increase. For 1080p resolution, the performance improvement is up to 79.11 times withthroughput speed of 99 fps at the compression ratio 17:1.

참고자료

· 없음