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사칙 연산 모듈 작성 및 호출 프로그램2025.11.161. 모듈화 프로그래밍 프로그램을 기능별로 분리하여 별도의 모듈 파일로 작성하는 방식입니다. calculator.py에 사칙 연산 함수들을 정의하고, main.py에서 이를 import하여 호출함으로써 코드의 재사용성과 유지보수성을 높입니다. 이는 대규모 프로젝트에서 필수적인 프로그래밍 패턴입니다. 2. 함수 정의 및 호출 add, subtract, multiply, divide 함수를 정의하여 각각의 사칙 연산을 수행합니다. 각 함수는 두 개의 매개변수를 받아 연산 결과를 반환합니다. divide 함수는 0으로 나누는 오류를 처리...2025.11.16
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음력 12지간 동물 판별 프로그램2025.11.151. 12지간 체계 음력 달력에서 12년을 주기로 반복되는 동물 상징 체계입니다. 자(쥐), 축(소), 인(호랑이), 묘(토끼), 진(용), 사(뱀), 오(말), 미(양), 신(원숭이), 유(닭), 술(개), 해(돼지)로 구성되어 있으며, 각 해마다 고유한 동물이 배정됩니다. 이는 동양 문화권에서 오랫동안 사용되어온 전통적인 시간 표기 방식입니다. 2. 모듈로 연산을 이용한 주기 계산 주어진 년도를 12로 나눈 나머지를 구하여 12지간의 동물을 결정하는 방식입니다. 년도 % 12의 결과값(0~11)이 각각 12개의 동물에 대응됩니다...2025.11.15
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디지털시스템설계 실습 13주차2025.05.091. 8bit -carry lookahead adder 하위모듈 구현 이번 실습에서는 8비트 carry lookahead adder의 하위 모듈을 구현하였습니다. carry lookahead adder는 carry 전파 지연을 줄이기 위해 설계된 adder 회로입니다. 이를 통해 더 빠른 연산 속도를 달성할 수 있습니다. 2. 32bit -carry select adder 모듈 구현 또한 32비트 carry select adder 모듈을 구현하였습니다. carry select adder는 carry 발생 여부에 따라 두 개의 결과를...2025.05.09
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디지털시스템설계실습_HW_WEEK122025.05.091. 32-bit ALU 설계 이번 실습에서는 32비트 ALU(Arithmetic Logic Unit)를 설계하고 구현하였습니다. 하위 모듈인 Full Adder, ALU_1, ALU_2를 구현한 후 이를 활용하여 32비트 ALU Top Module과 Pipeline Top Module을 구현하였습니다. 다양한 ALU 연산(AND, OR, ADD, SUB, SET ON LESS THAN)을 수행하고 그 결과를 시뮬레이션을 통해 확인하였습니다. 또한 Synthesis 후 Schematic을 분석하여 Critical Path Delay...2025.05.09
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짝수 패리티 및 CRC 계산2025.11.141. 짝수 패리티(Even Parity) 패리티 비트 검사 방식은 프레임의 각 단어 끝에 한 개의 비트를 추가하여 단어 내 '1'의 비트수가 짝수가 되도록 규정하는 오류 검출 방식입니다. 7비트 데이터에 패리티 비트를 붙여 총 1의 개수가 짝수가 되도록 합니다. 예를 들어 1111000(1이 4개)에 패리티 비트 0을 붙여 11110000이 됩니다. 주어진 데이터 1100 1100과 0110 0101에 각각 0을 붙여 짝수 패리티를 만듭니다. 2. CRC(순환 중복 검사) CRC는 Cyclic Redundancy Check로 집단 ...2025.11.14
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고려대학교 디지털시스템실험 A+ 11주차 결과보고서2025.05.101. 컴퓨터 시스템의 기본 구조 이번 실험을 통해 컴퓨터가 폰 노이만 구조로 이루어져 있다는 것을 알게 되었습니다. 코드를 작성하면서 간단한 동작을 구현하는 데 매우 복잡한 코드가 필요하다는 것을 느꼈고, 한 글자의 실수로 아예 값이 출력되지 않는 경험을 많이 하였습니다. 2. 데이터 경로(Data Path) 모듈 설계 및 구현 입력값과 출력값이 서로서로 연결되어 있는 구조를 코딩할 때에는 알맞은 값이 잘 입력되고 있는지 확인하는 것이 중요하다는 것을 깨달았습니다. 1. 컴퓨터 시스템의 기본 구조 컴퓨터 시스템의 기본 구조는 매우 ...2025.05.10
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객체지향 프로그래밍 족보2025.01.101. 제너릭 코드 제너릭 정의: 데이터 타입을 일반화(generalize) 하는 것을 의미합니다. 클래스나 메소드에서 사용할 내부 데이터 타입을 컴파일 시에 미리 지정하는 방법입니다. 객체의 타입 안정성을 높일 수 있으며, 반환값에 대한 타입 변환 및 타입 검사에 들어가는 노력을 줄일 수 있습니다. 2. ISP 설계원칙 ISP 정의: 인터페이스 분리 원칙, 객체는 자신이 사용하는 메서드에만 의존해야 한다. 인터페이스를 분리하여 작성하면 객체가 불필요한 메서드에 의존하지 않게 됩니다. 3. DIP 설계원칙 DIP 정의: 의존성 역전 ...2025.01.10
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방통대 방송대 파이썬프로그래밍기초 핵심요약노트 교재요약본 (1장~14장)2025.01.251. 파이썬 프로그래밍 기초 파이썬 프로그래밍의 기본 개념과 문법을 다룹니다. 변수, 데이터 타입, 연산자, 제어문, 함수, 클래스 등 파이썬 프로그래밍의 핵심 요소를 설명하고 있습니다. 2. 파이썬 개발 환경 파이썬 프로그래밍을 위한 개발 환경 구축 방법을 설명합니다. IDLE, Colab 등 파이썬 IDE 사용법과 파이썬 인터프리터 실행 방법을 다룹니다. 3. 파이썬 문법 및 구문 파이썬의 기본 문법과 구문을 설명합니다. 변수 선언, 연산자 사용, 제어문 활용, 함수 정의 등 파이썬 프로그래밍의 핵심 문법을 다룹니다. 4. 파이...2025.01.25
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C로 배우는 자료구조 6장 연습문제 - 큐와 데크2025.11.161. 큐(Queue)의 개념과 특성 큐는 FIFO(First In First Out) 선입선출 구조의 자료구조로, front에서는 삭제, rear에서는 삽입이 일어난다. 일상생활에서 줄 서기, 택시 정거장 등에서 찾을 수 있다. 선형 큐에서는 rear가 마지막 인덱스에 도달하면 포화 상태가 되는 문제가 발생하며, 이를 해결하기 위해 원형 큐를 사용한다. 원형 큐의 공백 상태는 front == rear이고, 포화 상태는 front == (rear + 1) mod n이다. 2. 원형 큐(Circular Queue)의 구현 원형 큐는 선...2025.11.16
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Verilog HDL을 이용한 AND Gate 설계 및 FPGA 구현2025.11.121. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, IEEE 1364로 표준화되어 있습니다. 회로 설계, 검증, 구현 등의 용도로 사용 가능하며, 회로도 작성 대신 언어적 형태로 전자회로의 기능을 구성합니다. Module 단위로 설계되며, Synthesis 부분과 Test bench로 구성되어 있습니다. 2. HDL 설계 레벨 HDL 설계는 세 가지 레벨로 구분됩니다. Behavioral level은 진리표와 같이 case를 이용하여 회로의 동작을 정확하...2025.11.12
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