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중앙대학교 아날로그및디지털회로설계실습 6차 예비보고서2025.01.041. 위상 제어 루프(PLL) 위상 제어 루프는 전압 제어 발진기의 출력 위상을 입력 신호의 위상과 비교하여 두 신호의 위상차이를 가지고 전압 제어 발진기를 제어하는 피드백 시스템입니다. PLL의 3개 기본 요소는 위상 검출기, 루프 필터, 가변 발진기(전압 제어 발진기)입니다. 위상 검출기는 Reference voltage와 VCO의 출력 전압을 비교하여 위상 차이에 해당하는 파형을 출력하며, 실험에서는 XOR 게이트를 사용하여 구현하였습니다. 루프 필터는 RC를 이용한 1차 LPF로, 위상 검출기 출력의 평균값을 DC 전압으로 ...2025.01.04
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전압제어 발진기 회로 설계 및 실험 결과2025.01.041. 슈미트 회로 슈미트 회로는 히스테리시스 특성을 가진 비교기로, 입력 신호가 증가할 때와 감소할 때의 입출력 특성이 다르다. 입력 전압이 문턱 전압 사이에 있을 경우 출력 상태는 이전 상태에 따라 결정된다. 2. 적분기 회로 적분기 회로에서 출력 전압은 입력 전압과 시간에 따라 변화한다. 이를 이용하여 전압 제어 발진기를 구현할 수 있다. 3. 전압제어 발진기 회로 전압제어 발진기 회로는 슈미트 회로, 적분기, BJT 스위치로 구성된다. 적분기 출력이 슈미트 회로의 문턱 전압을 넘으면 BJT 스위치가 on/off되어 적분기 출력...2025.01.04
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중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL) 결과 보고서2025.05.101. 위상 제어 루프(PLL) 이번 실험은 통신 분야에서 채널 설정에 많이 사용하는 PLL을 설계 및 구성하였다. 위상제어루프를 구성할 때 XOR 게이트를 사용했고 5V의 구형파를 인가하였다. VCO의 캐패시터를 10nF, 100nF, 1uF로 바꿔가며 동작주파수 범위가 어떻게 바뀌는지 확인하였다. 첫 번째 실험, 10nF일 때는 약 14~16kHz까지 입출력의 주파수가 같았다. 두 번째 실험, 100nF은 약 5~10kHz까지 입출력의 주파수가 고정되었다. 세 번째 실험, 1uF은 약 1.3k~2.1kHz 까지의 주파수가 고정되었...2025.05.10
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아날로그및디지털회로설계실습 (예비)설계실습 6. 위상제어루프(PLL) A+2025.01.291. 위상제어루프(PLL) 위상 제어 루프(PLL)는 전압제어 발진기의 출력 위상을 입력신호의 위상과 비교하여 두 입력의 위상 차이를 가지고 전압제어 발진기를 제어하는 피드백 시스템입니다. 출력 신호의 위상을 입력 신호의 위상에 고정하게 되면 출력 주파수는 입력 신호의 주파수에 고정되게 됩니다. 위상제어루프는 전자공학과 통신 분야에 폭넓게 사용되고 있습니다. 2. 위상검출기 XOR을 이용한 위상 검출기는 위상차가 0~π 변할 때 Vout이 0~5V까지 증가하는 것을, π~2π로 변할 때는 5V~0V로 감소하는 것을 확인할 수 있었습...2025.01.29
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공정제어 컨트롤 벨브 시뮬레이션 보고서2025.01.061. 공압식 제어밸브 설계 공압식 제어밸브를 설계할 때 변수와 조건을 달리하여 설치하고 얻은 값을 보고서로 작성하였습니다. 공압식 제어밸브는 전기적 신호(mA)를 물리적 변화(밸브 조절)를 통해 원하는 유량을 얻도록 하는 밸브와 액추에이터로 구성됩니다. 일반적으로 공압식 제어밸브는 3~15 psig의 신호를 사용하므로, I/P 트랜스미터가 4~20 mA의 전기 신호를 3~15 psig의 압력 신호로 변환하여 제어밸브에 전달하도록 설정하였습니다. 2. 밸브 특성 유형별 유량 변화 Linear type, Quick open type, ...2025.01.06
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아날로그 및 디지털회로 설계 실습 실습5_전압제어 발진기_결과보고서2025.01.211. 전압제어 발진기 전압제어 발진기란 입력 제어 전압의 크기에 따라 출력되는 신호의 주파수가 변하는 주파수 가변 신호 발생 회로를 말한다. 전압제어 발진기의 설계방법에는 여러 가지가 있지만 이번 전압제어 발진기 회로는 크게 3가지로 구성되는데 Op amp를 이용한 적분기, 스위치 역할을 하는 BJT, 비교기 역할을 하는 슈미트 회로로 구성된다. 이번 설계실습에서는 슈미트 회로와 적분기 회로를 이용한 전압제어 발진기 회로를 만들어보았다. 제어 전압 Vc값을 조절하면서 출력 주파수 값을 측정하였고 그 결과 Vc가 0.5V~2V인 구간...2025.01.21
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위상 제어 루프(PLL) 설계 및 특성 분석2025.01.041. 위상 제어 루프(PLL) 위상 제어 루프는 입력 신호와 출력 신호의 위상 차이를 검출하여 이를 보정하는 피드백 회로입니다. 이 실험에서는 위상 검출기, 루프 필터, 가변 발진기로 구성된 PLL 회로를 설계하고 동작 특성을 분석하였습니다. 입력 주파수 변화에 따른 출력 주파수 범위를 측정하였고, VCO 커패시터 값 변화에 따른 동작 주파수 대역 변화를 확인하였습니다. 이를 통해 PLL 회로의 원리와 설계 방법을 이해할 수 있었습니다. 1. 위상 제어 루프(PLL) 위상 제어 루프(PLL)는 전자 회로 분야에서 매우 중요한 기술입...2025.01.04
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응용물리회로실험 - Low-pass and High-pass Filters2025.05.071. 전달함수 교류 입력 신호가 회로를 통해서 전달될 때 입력 신호의 주파수와 회로의 특성을 반영하는 변형이 일어나게 된다. 즉 입력 신호를 출력 신호로 변환하는 함수를 전달 함수라고 한다. 전달함수는 회로의 주파수 및 위상의 특성을 분석하고 설계하는데 사용된다. 예를 들어 입력전압 대비 출력전압의 비율 0 을 gain이라고 하며 전달함수 중 하나이다. 2. Fourier 정리와 교류신호의 표현 Fourier 정리는 모든 주기적인 파형을 다양한 주기의 sine 혹은 cosine의 합으로 나타낼 수 있다는 수학적 정리이다. 주기가 2...2025.05.07
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마이크로프로세스 ) 타이머/카운터 3을 9비트 분해능의 Fast PWM 모드로 설정하고, 내부 클럭을 64분주시켜 Duty 비가 65%인 구형파를 만들어서 OC3A 핀으로 정상 출력하고자 한다. 필요한 레지스터 값을 설정하시오.2025.01.281. 마이크로프로세서 타이머/카운터 3 설정 마이크로프로세서Ⅰ타이머/카운터 3을 9비트 분해능의 Fast PWM 모드로 설정하고, 내부 클럭을 64분주시켜 Duty 비가 65%인 구형파를 만들어서 OC3A 핀으로 정상 출력하고자 한다. 필요한 레지스터 값을 설정하시오. 2. 9비트 Fast PWM 모드 설정 타이머/카운터 3를 9비트 분해능의 Fast PWM 모드로 설정하고, 내부 클럭을 64로 분주하여 65% 듀티 사이클의 구형파를 OC3A 핀으로 출력하기 위한 레지스터 값을 설정하는 방법은 다음과 같다. 3. 출력 비교 모드 설...2025.01.28
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[레포트]Control Valve 공정제어 자료조사 레포트2025.01.171. Control Valve Control Valve는 전기적 신호를 물리적 값으로 변환하고 최종적으로 원하는 유량이 얻어지도록 하는 제어 밸브이다. 제어기가 보내는 신호에 따라 유량을 조정하는 데 제어 밸브가 사용된다. 제어기가 보낸 명령 신호와 최종적으로 얻게 되는 유량 사이의 관계는 가능한 예측이 가능하고, 선형적인 형태로 나타나는 것이 가장 이상적이다. 일반적으로 명령 신호는 압력 신호로 변환되어 밸브 내부의 개구부로 전달되어 변환돼서 유량에 영향을 미치게 된다. 이 압력 신호가 밸브의 개구부에 영향에 미치는 방법은 제어 ...2025.01.17
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