총 54개
-
[논리회로실험] 실험3. 가산기&감산기 결과보고서2025.05.051. 반가산기 반가산기는 두 개의 입력값 비트를 더해 합 S와 Co의 값이 출력되므로 입출력이 각각 2개 있다. 이때 S는 합이고 Co은 자리올림을 나타낸다. 진리표는 예비보고서의 예상 결과 값과 동일하게 나왔다. 2. 전가산기 전가산기 회로의 구성은 반가산기 두 개를 사용하고 이에 OR 게이트를 추가로 사용하였다. 반가산기와의 차이는 올림수를 처리한다는 것인데 이로인해 자리올림수 Ci가 추가됨을 알 수 있다. 진리표는 실험1과 마찬가지로 예비보고서의 결과 값과 동일하게 나왔다. 3. 반감산기 반감산기는 한 자리 2진수를 뺄셈하여 ...2025.05.05
-
[논리회로실험] 실험5. Decoder&Encoder 결과보고서2025.05.051. Decoder 실험 1에서는 2x4 Decoder의 회로를 구성하고 동작을 확인했습니다. Decoder는 출력보다 작은 입력을 가지며 2x4 Decoder의 경우 2비트의 입력을 가하면 4비트의 출력값이 나오게 동작합니다. 실험 결과 2비트 입력 00, 01, 10, 11이 4비트 출력 0001, 0010, 0100, 1000로 예상결과 truth table과 일치했습니다. 실험 2에서는 BCD to Decimal Decoder를 확인했는데, 이진수를 입력하면 십진수 값으로 출력해주는 역할을 합니다. 2. Encoder 실험 ...2025.05.05
-
아래의 POS형 부울 함수들에 대한 카노프 맵 작성2025.05.151. 카르노 맵 카르노 맵은 진리표를 그림 형태로 나타낸 것으로 벤다이어 그램을 확장한 것이라 할 수 있습니다. 다양한 형태의 사각형으로 이루어진 그림으로 진리표의 최소항이나 최대항은 카르노 맵의 각 한 칸의 사각형에서 나타납니다. 카르노 맵에서 각 칸에서 수평이나 수직 방향으로 인접한 칸은 하나의 변수 논리상태만 서로 다르게 나타납니다. 카르노 맵에서 인접 항을 2, 4, 8, 16 등 단위로 묶음에 따라 부울 변수를 1, 2, 3, 4개씩 감소하게 됩니다. 카르노 맵에서의 간소화 과정은 논리회로를 부울 함수로 표시하는데 기본적으...2025.05.15
-
[논리회로설계실험] Mux, Demux (dataflow/gatelevel modeling) (성균관대)2025.01.211. MUX MUX는 멀티플렉서라고도 하며 다수의 정보 장치를 소수의 채널이나 선을 통하여 전송하는 것을 의미한다. MUX는 여러 입력선 중에서 하나를 선택하여 출력선에 연결하는 '조합 논리 회로'로 선택선의 값에 따라 한 입력선을 선택한다. 일반적으로 입력선이 n개 있을 때 선택선은 log2n개가 필요하다. 2. DEMUX DEMUX는 디멀티플렉서라고도 하며 하나의 입력선을 여러 개의 출력선 중 하나에 연결하는 '조합 논리 회로'이다. 선택선의 값에 따라 하나의 출력선이 활성화되고 나머지 출력선은 비활성화된다. 일반적으로 출력선이...2025.01.21
-
Multiplexer 가산-감산 예비보고서(고찰포함)A+2025.01.131. 멀티플렉서 멀티플렉서는 N개의 입력 데이터에서 1개의 입력만을 선택하여 단일 channel로 전송하는 것을 말하고, demultiplexer은 이와 반대의 동작을 한다. 멀티플렉서의 논리식은 Y=A⨁B = ĀB+AḆ로 디코더와 유사하다. 멀티플렉서는 데이터통신 시스템에서 특정의 데이터를 선정하기 위하여 사용할 수도 있으며 다수의 RAM이나 ROM을 이용하여 논리회로의 합성도 가능하다. 2. 전가산기 전가산기는 컴퓨터 내에서 2진 숫자(비트)를 덧셈하기 위한 논리 회로의 일종이다. 전가산기는 3개의 디지털 입력(비트)을 받고, ...2025.01.13
-
논리회로및실험 레포트2025.01.181. 논리회로 및 실험 이 레포트는 논리회로 및 실험 과목에서 수행한 프로젝트에 대한 결과 보고서입니다. 실습 목표는 프로젝트 디렉토리를 만들고 VHDL 코드를 이해하며 설명할 수 있는 것이었습니다. 코드 분석을 통해 상승 에지에서 작동하는 래치 회로를 이해할 수 있었고, 다양한 경우의 수를 고려하여 결과값을 설정했다는 점이 인상 깊었습니다. 앞으로 더 열심히 공부하여 VHDL 코드를 완전히 이해하고 싶다고 언급했습니다. 1. 논리회로 및 실험 논리회로 및 실험은 전자공학의 기초 분야로서 매우 중요합니다. 논리회로는 디지털 시스템을...2025.01.18
-
논리회로및실험 레포트2025.01.181. AND 게이트 AND 게이트는 두 개 이상의 입력과 하나의 출력으로 구성되며, 진리표에 따라 논리곱(logical conjunction)을 구현한 것이다. 입력 A와 B가 모두 참일 때만 출력 C가 참이 된다. 2. OR 게이트 OR 게이트는 두 개 이상의 입력과 하나의 출력으로 구성되며, 진리표에 따라 논리합(logical sum)을 구현한 것이다. 입력 A 또는 B 중 하나라도 참이면 출력 C가 참이 된다. 3. XOR 게이트 XOR 게이트는 두 입력의 비동일성을 판단하는 비등가(non-equivalence) 게이트로, 두...2025.01.18
-
5주차 결과 보고서 19장 논리회로 응용 및 Karnaugh Map (1)2025.05.031. 논리회로 응용 논리회로 응용 및 Karnaugh Map 실험을 통해 논리식의 간략화와 논리회로 구성을 실험하였습니다. 주어진 부울 대수식을 이용하여 논리회로를 설계하고, 카르노 맵을 활용하여 간략화하는 과정을 수행하였습니다. 실험 결과를 통해 간략화된 회로와 원래 회로의 출력이 동일함을 확인하였습니다. 2. Karnaugh Map Karnaugh Map을 활용하여 주어진 부울 대수식을 간략화하는 과정을 수행하였습니다. Karnaugh Map을 통해 얻은 간략화된 식과 부울 대수식을 이용한 간략화 결과가 동일함을 확인하였습니다....2025.05.03
-
[예비보고서] 8.래치와 플립플롭2025.04.251. RS 래치 RS 래치는 Set과 Reset 입력을 가지고 있으며, CLK가 0일 때는 이전 출력이 유지되고 CLK가 1일 때는 입력에 따라 동작이 결정됩니다. R=1이면 Q(t+1)=1이 되어 Reset 상태가 되고, S=1이면 Q(t+1)=0이 되어 Set 상태가 됩니다. 또한 R=S=1은 정의되지 않으며, R=S=0은 CLK=0인 경우와 마찬가지로 이전 출력이 유지됩니다. 1. RS 래치 RS 래치는 디지털 회로에서 널리 사용되는 기본적인 메모리 소자입니다. 이 소자는 두 개의 상호 연결된 NOR 게이트로 구성되어 있으며,...2025.04.25
-
컴퓨터구조 - 메모리 맵, 논리회로, 부울대수2025.04.281. 메모리 맵 컴퓨터 구조에서 메모리 맵은 메모리 주소 공간을 나타내는 개념입니다. 이를 통해 RAM 또는 ROM과 같은 메모리 장치의 주소를 표현할 수 있습니다. 메모리 맵은 주소 버스를 통해 표현되며, 이를 이용하여 메모리 장치에 접근할 수 있습니다. 2. 논리회로 논리회로는 논리 게이트를 사용하여 입력 신호를 처리하고 출력을 생성하는 전자 회로입니다. 이를 통해 2입력 논리식, 논리 게이트, 부울 대수 등을 표현할 수 있습니다. 논리회로는 컴퓨터 구조의 기본 구성 요소 중 하나입니다. 3. 부울 대수 부울 대수는 참/거짓 값...2025.04.28
4 / 6
