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논리회로설계실험 6주차 D Latch 설계2025.05.151. D Latch 이번 실습의 목표는 D Latch를 Behavioral modeling, Dataflow modeling, Gate-level modeling, 그리고 Structural modeling으로 구현하는 것입니다. D Latch의 기본적인 구조와 작동 방식을 이해하고, 이를 바탕으로 다양한 모델링 방법을 통해 D Latch를 구현하였습니다. 이를 통해 논리회로 설계에 대한 이해도를 높일 수 있었습니다. 2. Schematic 설계 D Latch의 schematic을 두 가지 방법으로 그려보았습니다. 첫 번째는 log...2025.05.15
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논리식 최소항 표현, 진리표 작성 및 간소화2025.01.041. 부울대수 부울대수는 영국의 수학자 George Boole이 1854년 제시한 용어로, 기호에 따라 논리함수를 나타내는 수학적 방법이다. 이후 미국의 수학자 Claude E. Shannon이 부울대수를 이용해 스위칭 회로에 응용할 수 있다는 사실을 밝혔고, 이에 따라 부울대수를 스위칭 대수로 부르기도 한다. 부울대수는 AND, OR, NOT 등의 논리적 연산으로 정의되는 수학적 학설로, 디지털 논리 시스템에서 회로 연구와 분석에 필요한 논리수학이다. 2. 논리식 변환 주어진 논리식 은 곱의 합형인 SOP(Sum of Produc...2025.01.04
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POS형 부울 함수들의 카노프 맵 작성2025.01.121. POS형 부울 함수 제목에 언급된 바와 같이, 이 프레젠테이션은 POS형 부울 함수들에 대한 카노프 맵을 작성하는 것을 다루고 있습니다. POS형 부울 함수는 논리 회로 설계에서 중요한 역할을 하는 함수로, 이를 시각화하는 카노프 맵을 작성하는 방법을 설명하고 있습니다. 2. 카노프 맵 카노프 맵은 부울 함수를 시각화하는 도구로, 입력 변수와 출력 값의 관계를 직관적으로 보여줍니다. 이 프레젠테이션에서는 POS형 부울 함수들의 카노프 맵을 작성하는 방법을 단계별로 설명하고 있습니다. 3. 논리 회로 설계 POS형 부울 함수는 ...2025.01.12
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POS형 부울 함수들의 카노프 맵 작성2025.01.171. POS형 부울 함수 POS형 부울 함수는 논리 회로 설계에서 중요한 역할을 하는 함수입니다. 이 함수들의 특성을 이해하고 분석하는 것은 효율적인 회로 설계를 위해 필수적입니다. 카노프 맵은 이러한 함수들의 특성을 시각적으로 표현하는 도구로, 0으로 채워지는 셀들을 확인하면 함수의 간단화 및 최적화에 도움이 될 수 있습니다. 1. POS형 부울 함수 POS형 부울 함수는 논리 회로 설계에서 중요한 역할을 합니다. 이 함수는 AND, OR, NOT 등의 기본 논리 연산을 사용하여 복잡한 논리 회로를 구현할 수 있습니다. POS형 ...2025.01.17
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[논리회로설계실험] 1bit full adder & 4bit full adder (logic gate 구현)(성균관대)2025.01.161. Full Adder Full adder는 가산기로 입력된 값의 합을 이진수로 표현하고 남는 값은 C를 통해 내보내는 기능을 한다. 1bit full adder에서는 A, B, Cin을 입력 받고 Sum으로 출력하며, Cin은 남는 값을 내보내는 역할을 한다. 4bit full adder는 1bit full adder를 모듈화하여 병렬로 4개 연결하고 새로운 A[n], B[n]의 값을 입력 받아 최종적인 값을 도출한다. 이를 통해 full adder는 모든 비트수에 대해 사용 가능하다는 것을 알 수 있다. 2. 1bit Full...2025.01.16
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[A+보장]한양대에리카A+맞은 레포트,논리설계실험,디지털 IC 개요, 조합논리회로,Combinational Logic Circuit2025.01.151. 디지털 IC 개요 디지털 IC는 0과 1을 나타내기 위해 이산적인 범위의 전압을 사용하는 회로이다. 디지털 회로는 조합회로와 순차회로로 분류되며, 조합회로는 현재의 입력 값에 의해서만 출력 값이 결정되는 회로이고 순차회로는 현재의 입력 값과 바로 전의 입력 값에 의해 출력 값이 결정되는 회로이다. 2. 조합논리회로 조합논리회로는 현재의 입력 값에 따른 출력 값을 표현하고 입력으로부터 출력까지의 지연시간으로 이루어진다. 기본적인 논리회로인 논리곱, 논리합, 논리부정 등의 기본적인 논리소자의 조합으로 만들어진다. 3. 부울 대수 ...2025.01.15
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SR 플립플롭을 이용한 간단한 도어락과 조도센서를 이용한 LED2025.05.111. SR 플립플롭 SR 플립플롭은 값을 저장할 수 있는 성질을 가지고 있어, 이를 활용하여 간단한 도어락을 만들 수 있다. 사용자가 입력한 값을 기억하고, AND 게이트를 통해 맞는 비밀번호를 입력했을 경우 도어락에 열림 신호를 보낼 수 있다. 2. 조도센서 CdS 소자를 활용한 조도센서를 사용하여 어두운 환경에서도 도어락을 쉽게 찾을 수 있도록 LED를 자동으로 켤 수 있다. CdS 소자의 저항 값이 커지면 트랜지스터가 작동되어 LED에 불이 들어오게 된다. 3. 도어락 설계 SR 플립플롭을 이용하여 비밀번호를 기억하고, AND...2025.05.11
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디지털공학개론_NAND와 NOR 게이트를 이용하여 AND, OR, NOT 게이트를 구현하시오2025.01.271. NAND 게이트와 NOR 게이트 NAND 게이트와 NOR 게이트는 모든 디지털 회로를 구성할 수 있는 기본 게이트로 인식된다. NAND 게이트는 입력 중 하나라도 0이면 1이 출력되고 입력이 모두 1인 경우에만 0이 출력된다. NOR 게이트는 입력 중에서 하나라도 1이면 0이 출력되고 입력이 모두 0인 경우에만 1이 출력된다. 이러한 NAND 게이트와 NOR 게이트를 이용하여 AND, OR, NOT 게이트를 구현할 수 있다. 2. AND 게이트 구현 AND 게이트는 두 입력이 모두 1일 때만 1을 출력하고 그 이외에는 모두 0...2025.01.27
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논리회로설계실험 7주차 Flip flop 설계2025.05.151. JK Flip Flop 이번 실험에서는 Behavioral modeling과 Structural modeling 방법으로 JK flip flop을 구현하였습니다. JK flip flop은 SR flip flop과 유사하지만, 입력이 (1, 1)인 경우 출력 Q와 Q_BAR가 서로 토글되는 특징이 있습니다. 코드 구현 시 이 부분을 반영하였고, Modelsim 시뮬레이션을 통해 정상 작동을 확인하였습니다. 2. T Flip Flop T flip flop은 입력 T가 1일 때 출력이 토글되고, T가 0일 때 이전 출력을 유지하는 ...2025.05.15
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논리회로설계실험 9주차 counter설계2025.05.151. Ripple counter (D flip flop) Ripple counter의 기본 구조는 D flip flop을 이용하는 것이다. 출력 값 OUT[3:0]은 0000에서 시작하여 clk의 positive edge마다 2진수 1씩 증가하는 형태로 변화한다. 이를 통해 structural modeling으로 ripple counter를 구현할 수 있다. 2. Ripple counter (JK flip flop) JK flip flop을 이용한 ripple counter의 경우, 가장 왼쪽의 JK flip flop에서 OUT[0...2025.05.15
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