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건국대학교 전자회로1 SPICE12025.01.291. 전자회로1 SPICE 과제 이 프레젠테이션은 전자회로1 SPICE 과제에 대한 내용을 다루고 있습니다. 주요 내용은 입력 신호(Vin)와 출력 신호(Vdc)의 파형, 커패시터(C)의 값을 찾는 절차, 그리고 리플 전압(Vpp)을 줄이기 위한 인덕터(L)의 값 계산 과정입니다. 초기에는 10uF의 커패시터를 사용했지만, 원하는 리플 전압 0.07V와 차이가 크게 나서 근사 계산을 통해 약 85.5uF의 인덕터 값을 찾아내었고, 이를 통해 목표 리플 전압에 근접한 결과를 얻을 수 있었습니다. 1. 전자회로1 SPICE 과제 전자회...2025.01.29
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소프트웨어공학) 프로젝트 일정계획 기법 소개 및 사례 분석 보고서2025.05.091. 프로젝트 관리 모델 소프트웨어 분야에서의 프로세스 관리 모델에는 SPICE와 CMMI 등이 활용되고 있다. SPICE는 하향식 접근방법을 취하는 모델로써 대표적인 다양한 SPI모형들을 참조하여 각 모형들의 장점을 취하고 조직 유형과 프로젝트 규모에 제약을 받지 않는 프로세스 개선 및 심사를 위한 프레임워크를 제공한다. CMMI는 소프트웨어 개발 조직의 역량을 평가하기 위해 조직 차원에서 프로세스를 개선하는 단계적 로드맵을 제공한다. 6시그마는 CMMI에서 제시하는 단계별 수준을 관리하기 위한 수단으로 활용되며, PSP(Pers...2025.05.09
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디지털집적회로설계 13주차 실습 - 게이트 회로 분석2025.11.161. OR GATE 지연 및 전력 측정 MAGIC에서 추출한 OR GATE의 특성을 SPICE 시뮬레이션으로 분석했다. tpdr(상승 지연)은 199.6ns, tpdf(하강 지연)은 199.8ns로 측정되었으며, 평균 전파 지연(tpd)은 199.7ns이다. 출력 신호의 상승 시간(trise)은 0.485ns, 하강 시간(tfall)은 0.300ns로 측정되었다. 입력 신호는 AND 게이트와 동일하게 적용되었으며, 시뮬레이션 결과 OR GATE가 제대로 구현되었음을 확인했다. 2. XOR GATE 지연 및 전력 측정 XOR GATE...2025.11.16
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디지털집적회로설계 실습 4주차 보고서2025.11.141. CMOS Inverter 설계 및 시뮬레이션 FULL-Static CMOS Inverter는 PMOS(M0)와 NMOS(M1) 트랜지스터로 구성된 기본 논리 게이트이다. 0.06마이크로미터 스케일로 설정하고 25도 온도에서 시뮬레이션을 수행했다. 입력신호는 3.3V 펄스로 초기값 0V, 최대값 3.3V, 펄스 폭 50ns, 주기 100ns의 파라미터를 가진다. 시뮬레이션 결과 Vin과 Vout의 펄스가 반전되어 출력되며, 최대 전압이 3.3V로 올바르게 작동함을 확인했다. 2. CMOS NAND Gate 설계 및 검증 NAND...2025.11.14
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홍익대학교 집적회로설계 최종프로젝트2025.04.261. 3-stage Pseudo-Differential Ring Oscillator 프로젝트는 3-stage Pseudo-Differential Ring Oscillator와 Frequency Divider 회로를 설계하는 것이다. 먼저 PMOS와 NMOS의 크기 비율을 3:1로 설정하고, TSPC D-Flip Flop 구조를 사용하여 Frequency Divider를 구현하였다. 회로의 Capacitance 성분을 고려하여 Duty Cycle을 50%로 맞추기 위해 노력하였다. 또한 Cross Coupled Inverter를 활용...2025.04.26
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소프트웨어 품질 평가 중 제품(product) 평가와 프로세스(process) 평가의 차이점2025.01.171. 소프트웨어 품질 평가 소프트웨어 품질 평가는 제품 품질과 프로세스 품질로 나뉩니다. 제품 평가는 기능성, 신뢰성, 사용 용이성, 효율성, 유지보수성, 이식성 등을 평가하며, 프로세스 평가는 SPICE와 CMMI 모델을 사용하여 프로세스의 성숙도를 단계별로 평가합니다. 2. 제품 품질 평가 제품 품질 평가는 ISO/IEC 9126 모델의 품질 특성을 기반으로 하며, 기능성, 신뢰성, 사용 용이성, 효율성, 유지보수성, 이식성 등의 항목을 평가합니다. 이는 고객 관점에서 소프트웨어의 품질 특성을 정의한 것입니다. 3. 프로세스 품...2025.01.17
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디지털집적회로설계 XOR 게이트 레이아웃 설계 및 시뮬레이션2025.11.151. Full CMOS XOR GATE 설계 트랜지스터 레벨에서 CMOS XOR 게이트를 직접 구현한 방식으로, 4개의 PMOS와 4개의 NMOS를 중앙 논리 부분에 사용하고 4개의 인버터를 포함하여 총 12개의 트랜지스터로 구현되었다. Mobility 비율 μn/μp = 2를 만족시키기 위해 wp = 2wn으로 설정하여 pull-up 네트워크의 PMOS 폭을 pull-down 네트워크의 NMOS 폭의 두 배로 디자인했다. 가로 11.46 μm, 세로 12.12 μm의 크기로 면적은 138.90 (μm)²이다. 2. Subcell ...2025.11.15
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디지털집적회로설계 14주차 실습: 4-Bit RCA with D-FF2025.11.161. D-Flip Flop (D-FF) 설계 Positive edge-triggered D-FF를 트랜지스터 레벨에서 설계하고 레이아웃을 구성했다. 전송 게이트 방식을 채택하여 트랜지스터를 효율적으로 사용했으며, SPICE 추출 후 시뮬레이션을 통해 동작을 검증했다. Delay(trise, tfall, tpdr, tpdf), Area, Power Consumption을 측정하여 성능을 평가했다. 2. 4-Bit Ripple Carry Adder (RCA) 구현 CMOS Full Adder를 기반으로 4-bit RCA를 구성했다. 각...2025.11.16
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디지털집적회로설계 12주차 Full Adder 레이아웃 설계 및 시뮬레이션2025.11.161. Static CMOS Full Adder 설계 Static CMOS Full Adder는 12개의 PMOS, 12개의 NMOS, 2개의 Inverter로 구성된 총 28개의 트랜지스터로 이루어진 회로이다. P/N Ratio를 고려하여 ndc와 pdc의 크기를 설정하였으며, (A+B)*Cin은 2의 크기로 ndc 16칸, pdc 32칸으로 설계하였다. SUM 출력의 경우 ((A+B+Cin)*Cin)은 ndc 16칙, pdc 32칸으로, Cin*A*B는 ndc 24칸, pdc 48칸으로 구성하였다. 2. Subcell을 이용한 F...2025.11.16
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V-sim Henry Williams, Part 1 케이스 성찰보고서2025.05.041. 노인간호 v-sim 상황에서 노인 환자 Henry Williams의 호흡곤란, 우울, 낙상 위험 등 노인성 증후군을 확인하고 Geriatric Depression Scale과 SPICES 평가 도구를 활용하여 평가하는 방법을 배웠다. 이를 통해 노인 환자 간호에 필요한 사정 도구와 개별화된 간호 계획 수립의 중요성을 인식하게 되었다. 2. 호흡기 질환 Henry Williams 환자는 COPD와 관상동맥질환 등 호흡기 질환을 가지고 있었으며, 밤중 호흡곤란으로 내원하였다. ABGA 결과 호흡성 산증 소견을 보여 Albutero...2025.05.04
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