총 276개
-
전기및디지털회로실험 실험6 결과보고서2025.01.121. 논리조합회로 설계 실험을 통해 논리게이트의 조합으로 복잡한 논리적 함수관계를 구현하는 방법을 익히고, 불필요하게 복잡한 논리함수를 단순화시키는 카르노맵 활용법과 돈케어 조건 다루는 방법을 실습하였다. 또한 조합논리회로 설계의 예로 덧셈기(가산기)의 회로를 구현하여 반가산기와 전가산기의 기본동작을 이해하고 실제 회로설계에 적용하는 능력을 키웠다. 2. 논리회로 설계 및 구현 실험을 통해 주어진 조건을 만족시키는 부울함수를 구하기 위해 카르노맵과 don't care condition을 사용하여 SOM 형태의 부울대수식을 얻고, 이...2025.01.12
-
중앙대학교 아날로그및디지털회로설계실습 9차 결과보고서2025.01.041. 전가산기 회로 설계 이번 실험실습에서는 입력 조합에 따라 출력이 결정되는 조합 논리 회로를 설계하는 방법을 익히고, 조합 논리 회로의 가산기 회로 중 전가산기 회로를 설계하였습니다. Inverter와 AND/OR gate를 활용하여 전가산기를 설계하였고, 전가산기의 진리표와 일치하게 동작하였습니다. 또한 XOR gate를 통해 S, AND/OR gate를 통해 Cout을 출력하는 전가산기를 설계하였고, 이 방식이 AND/OR gate를 이용한 전가산기보다 더 적은 수의 gate를 통해 단순하고 효율적으로 설계할 수 있다는 것을...2025.01.04
-
아날로그및디지털회로설계실습 (결과)설계실습 4. 신호발생기 A+2025.01.291. Wien bridge oscillator 설계 및 구현 실험 조원들은 Wien bridge 발진기 회로를 설계하고 구현하였습니다. 회로 구성 시 실제 소자 값의 오차로 인해 예상 주파수와 실제 측정 주파수 간에 차이가 있었지만, 이를 분석하고 증명하는 과정을 거쳤습니다. 또한 다이오드를 추가하여 자동 이득 조정 회로를 구성함으로써 출력 파형의 왜곡을 줄일 수 있었습니다. 2. 출력 파형 특성 분석 실험에서는 gain 값 변화에 따른 출력 파형의 왜곡 현상을 관찰하였습니다. gain 값이 커질수록 파형의 왜곡이 줄어드는 것을 확...2025.01.29
-
광운대학교 전기공학실험 실험6. 논리조합회로의 설계 결과레포트 [참고용]2024.12.311. 논리조합회로의 설계 이 실험에서는 논리게이트 조합을 통해 복잡한 논리적 함수관계를 구하는 연습을 진행하고, K-map을 응용하여 논리함수를 효율적으로 단순화시키는 방법을 배웁니다. 또한 don't care 조건을 다루고, 조합논리회로 설계를 직접 해보며 가산기의 회로를 구현하고 반가산기와 전가산기의 기본 동작을 이해함으로써 논리회로 조작능력을 기릅니다. 2. 논리회로 설계 및 검증 실험을 통해 다양한 논리회로를 설계하고 구현하여 그 동작을 확인합니다. 예를 들어 4개의 버튼을 이용한 논리회로, 반가산기 및 전가산기 회로 등을 ...2024.12.31
-
연세대 23-2 기초아날로그실험 A+7주차 예비보고서2025.01.131. 정류회로 설계 Transformer 동작 이해하기, Diode 동작 이해하기, Ripple 이해하기 2. Buck-Converter 설계 Switch 동작 이해하기, DC-DC converter 이해하기 3. PSPICE 및 빵판을 이용한 실험을 통한 이론 검증 PSPICE를 통해 Full Wave Rectifier와 Buck Converter 회로를 구현하고 실험을 통해 이론을 검증하였음 1. 정류회로 설계 정류회로 설계는 전력 전자 분야에서 매우 중요한 주제입니다. 정류회로는 교류 전압을 직류 전압으로 변환하는 역할을 하며...2025.01.13
-
고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
-
[A+보고서] 회로이론 프로젝트 결과 보고서_수동필터와 스피커 설계2025.05.131. 수동 필터 설계 실험을 통해 500Hz만 통과시키는 LPF(low pass filter)와 500Hz, 300Hz 모두 차단하는 LPF(low pass filter)를 설계하였다. 차단 주파수 계산과 주파수에 따른 정현파 변화를 관찰하였으며, RC 수동 필터의 이론과 특성을 이해하게 되었다. 2. 오디오 앰프 데이터시트 분석 LM4752 오디오 앰프의 데이터시트를 분석하여 입력 임피던스, 슬루율, PSRR, 폐루프 이득 등의 특성을 이해하고, 이를 바탕으로 앰프 설계에 활용할 수 있게 되었다. 3. 필터 설계 과정 필터를 독립...2025.05.13
-
심전도 (ECG) 필터 설계2025.04.291. 계측증폭기 설계 계측증폭기는 세 개의 op-amp를 사용하여 설계되었습니다. 입력 신호를 약 100배 증폭하기 위해 저항 값을 조정하였습니다. 2. 협대역차단필터 설계 협대역차단필터는 op-amp를 이용하여 설계되었습니다. 60Hz 주파수 대역을 잘 차단하는 것을 확인할 수 있었습니다. 3. 대역통과필터 설계 대역통과필터는 저역통과필터와 고역통과필터가 혼합된 형태로 설계되었습니다. 0.5Hz~100Hz 대역의 심전도 신호를 통과시키도록 설계하였습니다. 4. PSPICE 해석 및 검증 PSPICE 시뮬레이션 결과, 60Hz 잡음...2025.04.29
-
디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
-
전기회로설계실습 결과보고서42025.05.151. Thevenin 정리 Thevenin의 정리는 복잡한 회로를 하나의 전압원과 직렬저항으로 표현하는 정리이다. 이렇게 표현되는 회로를 Thevenin 등가회로라고 한다. 이렇게 등가회로로 변환하면 복잡한 회로를 간단한 회로로 나타낼 수 있어서 회로해석에 있어서 매우 간편하다. 이번 실험에서는 Thevenin 등가회로를 구성하고 RL의 전압과 전류를 측정하여 Thevenin 정리의 성립을 확인하였다. 2. RL 회로 측정 RL 회로에서 RL의 전압과 전류를 측정하고 계산하였다. 이론값과 측정값의 오차는 1% 이내로 매우 작게 나왔...2025.05.15
1 / 28
