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Shift Registers 실험 결과보고서2025.11.161. Serial Input-Parallel Output (SIPO) Shift Register IC 7474를 사용하여 SIPO shift register 회로를 구성하고 동작을 관찰했다. 모든 플립플롭의 출력을 초기화한 후 스위치 제어를 통해 클록 신호 변화에 따른 출력 변화를 측정했다. CLK이 변할 때마다 입력된 D값이 L1에 나타나고 순차적으로 L2, L3, L4로 이동하는 시프팅 동작을 확인했다. 4비트의 순차적 입력 정보가 동시에 병렬로 출력되는 특성을 관찰하고 타이밍 다이어그램으로 표현했다. 2. Ring Counte...2025.11.16
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이진 계수기 실험 결과보고서2025.11.161. Count-Up Ripple Counter 7476 dual JK FF을 이용하여 구성한 상향 이진 계수기. 모든 J, K 단자 및 preset 단자를 +5V에 연결하고 SW1을 CLK으로 사용하여 0부터 15까지 순차적으로 계수. 입력 클록의 하강 엣지마다 출력이 변화하며, 4비트 출력(L1, L2, L3, L4)으로 십진수 0~15를 표현. 직전 FF의 출력이 다음 FF의 클록으로 사용되어 시간 지연 발생. 2. Count-Down Ripple Counter 상향 계수기와 반대로 작동하는 하향 이진 계수기. 동일한 JK F...2025.11.16
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RS-Latch 및 D-Latch 실험 결과보고서2025.11.161. RS-Latch RS-Latch는 NOR gate 또는 NAND gate를 사용하여 구성되는 기본적인 메모리 소자입니다. NOR gate로 구성된 RS-Latch는 R(Reset)과 S(Set) 입력에 따라 출력 Q와 Q'의 상태가 결정되며, NAND gate로 구성된 경우 입력 논리가 반전됩니다. Enable 신호를 추가하면 특정 시간에만 입력을 받아들일 수 있습니다. 실험에서 진리표와 타이밍 다이어그램을 통해 각 입력 조합에 따른 출력 변화를 관찰했습니다. 2. D-Latch D-Latch는 NOR gate, AND gat...2025.11.16
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소프트웨어 UML 다이어그램 정리(클래스, 유스케이스, 순차, 배치, 상태, 활동, 컴포넌트) 과제2025.01.121. 클래스 다이어그램 클래스 다이어그램은 시스템에서 사용되는 객체 타입을 정의하며, 그들 간의 존재하는 정적인 관계를 표현하는 다이어그램입니다. 클래스들 사이의 여러 가지 관계에는 복합연관, 집합연관, 상속, 의존관계가 있습니다. 클래스 다이어그램은 이름, 속성(클래스의 변수), 메서드로 구성되어 있습니다. 2. 유스케이스 다이어그램 유스케이스 다이어그램은 사용자의 입장에서 본 시스템의 행동을 나타낸 다이어그램입니다. 유스케이스 다이어그램은 사용자(actor)와 유스케이스(use case: 한 소프트웨어가 어떻게 사용될지에 대한 ...2025.01.12
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십진 계수기(BCD Counter) 실험 보고서2025.11.161. BCD(Binary-Coded-Decimal) 계수기 BCD 계수기는 이진 부호화 십진수 체계를 사용하는 디지털 계수 장치입니다. 본 실험에서는 JK 플립플롭과 NAND 게이트를 사용하여 십진 계수기를 구성하고, 클록 신호의 증가에 따른 출력 변화를 관찰했습니다. L1, L2, L3, L4 출력이 0부터 9까지 순환하며, 10주기마다 초기화되는 특성을 확인했습니다. 2. TTL IC 7490을 이용한 십진 계수기 설계 TTL IC 7490은 내부에 이진 계수기와 5진 계수기를 포함하고 있으며, 이 둘을 조합하면 10진 계수기가...2025.11.16
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이진 계수기 실험 결과 분석 및 특성 연구2025.11.161. Count-Up Ripple Counter (상향 리플 계수기) TTL IC 7476 dual JK FF을 이용하여 구성한 비동기 계수기로, CLK 신호 입력에 따라 이진수가 0000에서 1111까지 순차적으로 증가한다. Master slave FF를 통과할수록 출력의 주기가 2배로 늘어나며, 오실로스코프 측정 결과 CLK와 L4 사이의 지연시간은 0.16μs로 나타났다. 계수기 작동 중 Switch를 0V로 하면 이전 상태를 유지한다. 2. Count-Down Ripple Counter (하향 리플 계수기) TTL IC 74...2025.11.16
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[부산대 어드벤처디자인] 10장 flip-flop 및 shift registor 예비보고서2025.01.121. 플립플롭 플립플롭은 출력이 0과 1인 안정된 상태를 가지며 두 개의 출력은 반드시 보수여야 한다. R-S 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭 등 다양한 종류의 플립플롭이 있으며, 각각의 블록 다이어그램과 여기표(excitation table)를 제시하였다. 2. 레이싱 현상 레이싱 현상은 클럭 펄스가 1일 때 출력상태가 변화되면 입력 측에 변화를 일으켜 오동작이 발생되는 현상이다. 하나의 게이트에 대한 두 개의 입력이 동시에 변할 때 일어나는 문제로, 클럭 펄스의 폭이 출력 상태가 되돌아오는 시각 폭보다 크면...2025.01.12
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디지털논리회로 4장 연습문제 풀이2025.11.131. 디지털논리회로 디지털 시스템의 기본을 이루는 논리회로는 이진 신호(0과 1)를 처리하는 전자회로입니다. 논리게이트(AND, OR, NOT 등)를 조합하여 복잡한 디지털 기능을 구현하며, 컴퓨터와 모든 디지털 장치의 핵심 구성 요소입니다. 디지털논리회로 학습은 전자공학, 컴퓨터공학 전공자들의 필수 기초 과목입니다. 2. 논리게이트 및 부울대수 논리게이트는 AND, OR, NOT, NAND, NOR, XOR 등의 기본 게이트로 구성되며, 이들의 조합으로 복잡한 논리 회로를 설계합니다. 부울대수는 논리 회로를 수학적으로 표현하고 최...2025.11.13
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BCD 계수기 실험 결과보고서2025.11.161. BCD(Binary-Coded-Decimal) 계수기 BCD 계수기는 0000부터 1001까지 이진수로 계수하다가 1010(십진법 10)이 되는 순간 NAND gate의 출력이 0으로 변하면서 저장된 값이 clear되어 다시 0000으로 돌아가는 십진 계수 회로이다. TTL IC 7490을 사용하여 구현할 수 있으며, 이론적 동작과 실험 결과가 일치함을 확인할 수 있다. 2. JK 플립플롭(JK Flip-Flop)을 이용한 십진계수기 TTL IC 7400 NAND gate와 TTL IC 7476 JK FF를 사용하여 십진계수기...2025.11.16
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Logic 연산과 gates 실험 보고서2025.11.161. 기본 논리 연산 (AND, OR, NOT) AND 연산은 두 입력이 모두 참(1)일 때만 결과가 참이며, 하나라도 거짓(0)이면 결과는 거짓이다. OR 연산은 하나 이상의 입력이 참이면 결과가 참이고, 모두 거짓일 때만 결과가 거짓이다. NOT 연산은 입력값을 반전시키는 연산으로, 참을 거짓으로, 거짓을 참으로 변환한다. 이들 기본 논리 연산은 디지털 회로의 기초를 이루며, 진리표를 통해 모든 입력 조합에 대한 출력을 명확히 정의할 수 있다. 2. TTL IC 게이트 (7432, 7408, 7404, 7402, 7400) TT...2025.11.16