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디지털시스템설계 실습 13주차2025.05.091. 8bit -carry lookahead adder 하위모듈 구현 이번 실습에서는 8비트 carry lookahead adder의 하위 모듈을 구현하였습니다. carry lookahead adder는 carry 전파 지연을 줄이기 위해 설계된 adder 회로입니다. 이를 통해 더 빠른 연산 속도를 달성할 수 있습니다. 2. 32bit -carry select adder 모듈 구현 또한 32비트 carry select adder 모듈을 구현하였습니다. carry select adder는 carry 발생 여부에 따라 두 개의 결과를...2025.05.09
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디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
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디지털시스템설계실습_HW_WEEK122025.05.091. 32-bit ALU 설계 이번 실습에서는 32비트 ALU(Arithmetic Logic Unit)를 설계하고 구현하였습니다. 하위 모듈인 Full Adder, ALU_1, ALU_2를 구현한 후 이를 활용하여 32비트 ALU Top Module과 Pipeline Top Module을 구현하였습니다. 다양한 ALU 연산(AND, OR, ADD, SUB, SET ON LESS THAN)을 수행하고 그 결과를 시뮬레이션을 통해 확인하였습니다. 또한 Synthesis 후 Schematic을 분석하여 Critical Path Delay...2025.05.09
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디지털시스템설계 이론과제22025.05.091. 디지털 시스템 설계 이 과제는 디지털 시스템 설계에 대한 내용을 다루고 있습니다. 과제에서는 0부터 999까지 카운트하는 카운터 모듈과 11011 패턴을 검출하는 유한상태기계(FSM) 모듈을 설계하고 검증하는 내용이 포함되어 있습니다. 카운터 모듈은 동기화된 리셋 입력을 가지며, 999에서 다음 값으로 넘어갈 때 0으로 초기화됩니다. FSM 모듈은 중첩된 패턴 검출을 허용하는 Mealy 모델로 설계되었습니다. 과제를 통해 디지털 시스템 설계 및 검증 기법을 익힐 수 있습니다. 1. 디지털 시스템 설계 디지털 시스템 설계는 현대...2025.05.09
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고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
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디지털시스템설계실습_HW_WEEK82025.05.091. 16x8bit Register file 이번 과제에서는 16x8bit Register file을 구현했습니다. 이 구조는 4bit의 address, 8bit의 data 크기, 16개의 저장공간을 가지고 있습니다. wr_enable이 활성화되면 clk 신호에 맞춰 din 값이 wr_addr에 입력되어 저장됩니다. 이를 통해 데이터가 저장되는 과정을 이해할 수 있었습니다. 2. Shift Register Shift Register 모듈을 구현하면서 clk이 positive edge일 때 qout이 shift되는 과정을 통해 동작 ...2025.05.09
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고려대학교 디지털시스템실험 A+ 10주차 결과보고서2025.05.101. SRAM 구현 및 읽기/쓰기 동작 본 실험을 통하여 16X4 SRAM을 구현하고 메모리에 데이터를 읽고 쓰는 과정을 이해할 수 있었습니다. SRAM을 이용하여 계산기를 구현할 때 결과값이 FPGA에 나타나지 않는 문제가 있었는데, 7 segment control module에서 rst 값에 1을 넣어주는 것으로 이 문제를 해결할 수 있었습니다. 2. SRAM을 이용한 계산기 구현 8X4 SRAM을 이용하여 계산기를 구현하는 실험을 진행하였습니다. SRAM을 프로젝트에 응용하여 각종 데이터를 저장하고 읽을 수 있도록 하면 좋을 ...2025.05.10
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고려대학교 디지털시스템실험 A+ 3주차 결과보고서2025.05.101. 2-to-4 Line Decoder 2-to-4 Line Decoder의 동작을 구현하였습니다. A0=0, A1=0일 때 출력, A0=1, A1=0일 때 출력, A0=0, A1=1일 때 출력을 확인하였습니다. 2. 3-to-8 Line Decoder 3-to-8 Line Decoder의 동작을 구현하였습니다. A0=1, A1=1, A2=0일 때 출력, A0=0, A1=0, A2=1일 때 출력, A0=1, A1=0, A2=1일 때 출력을 확인하였습니다. 3. Binary-to-BCD Converter Binary-to-BCD C...2025.05.10
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[디지털공학개론] 아래의 POS형 부울 함수들에 대한 카르노 맵을 작성하세요. 단, 맵에는 '0'으로 채워지는 셀들만 표시하세요.2025.01.211. 부울 함수 간소화 이번 분석을 통해 카르노 맵을 사용하여 POS형 부울 함수를 시각화하고 간소화하는 방법을 확인했습니다. 각 함수에서 '0'으로 표시된 셀들은 함수가 0이 되는 특정 조건을 나타내며, 이를 통해 함수의 최적화를 도출할 수 있습니다. 카르노 맵은 복잡한 부울 함수를 시각적으로 이해하고 간소화하는 강력한 도구입니다. 이 방법은 특히 디지털 회로 설계에서 회로의 효율성을 높이는 데 유용합니다. 회로의 크기, 비용, 전력 소비를 줄이고, 성능을 향상시키는 데 중요한 역할을 합니다. 2. 디지털 논리 회로 설계 카르노 ...2025.01.21
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NAND와 NOR 게이트를 이용한 AND, OR, NOT 게이트 구현2025.05.111. NAND 게이트를 이용한 AND 게이트 구현 NAND 게이트는 두 입력이 모두 참일 때만 거짓을 출력하는 게이트이다. 따라서, NAND 게이트의 출력을 다시 NAND 게이트의 입력으로 연결하면 AND 게이트를 얻을 수 있다. AND 게이트의 논리식은 Q = (A NAND B) NAND (A NAND B)이며, 부울 대수를 통해 증명하였다. 2. NOR 게이트를 이용한 AND 게이트 구현 NOR 게이트는 두 입력이 모두 거짓일 때만 참을 출력하는 게이트이다. 따라서, NOR 게이트를 이용하여 AND 게이트를 구현하기 위해서는 입...2025.05.11
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