"전전컴 전전설2"의 검색결과 입니다.

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전전설2 전전설3 전전설2 계산기 전전설3 프로젝트 전전설1 1주차

EasyAI “전전컴 전전설2” 관련 자료

+모던아트- 엔디워홀 중심으로(감상문)등록일 2020.11.23 | 총 2,019자 | 3페이지 | 1,000원
+[문화] 일본의 대중문화-애니메이션등록일 2004.06.22 | 총 7,715자 | 7페이지 | 1,000원

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"전전컴 전전설2" 검색결과 1-20 / 96건

[서울시립대] 전자전기컴퓨터설계실험2 / 파이널 계산기 / 2021년도(대면) / A+ (코드파일 포함)

하여 최종적으로 다양한 기능을 가진 계산기를 설계한다. 각각의 기능은 testbench 작성을 통한 simulation 수행과 장비 동작을 통해 검증한다.2. Function(1) 덧 ... 셈 - output = input1 + input2 - 두 개의 입력을 받아 더하여 계산 결과 값을 출력으로 내보낸다. 이 때의 입출력은 모두 정수(양수, 음수, 0) 범위 ... 2에 나타나게 된다.(2) 뺄셈- output = input1 - input2- 두 개의 입력을 받아 input1에서 input2를 빼주어 계산 결과 값을 출력으로 내보낸다. 이

리포트 | 25페이지 | 20,000원 | 등록일 2022.08.12 | 수정일 2022.08.18

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[서울시립대] A+ 전자전기컴퓨터설계2(Bcd converter 코드포함) 5주차예비레포트

전자전기컴퓨터설계실험 2예비 레포트실험 제5주(2021. 10. 26)Lab#05 Combinational_Logic_Design_ⅡDecoder, Encoder and Mux ... 학번:이름:서론1. 실험 목적:Decoder, Encoder, Mux 회로를 설계하여 결과를 확인한다.2. 배경지식 정리:OUTPUT 같이 계속 변하는 값은 reg형으로 설정해주 ... 자always @(*) 문도 쓸 수 있다.intinal begina문과, always 문을 여러번 써서 시뮬레이션하는걸 응용과제2번에서 써봤다.#주의사항(응용과제3 해결중 느낀점들)1

리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

다. 각 전가산기는 3레벨의 로직을 필요로 하는데, N비트 가산기의 경우, 임계 경로(critical path) 회로 지연은 3(첫 가산기의 지연 시간) + 2*(N-1)(다음차 ... 가산기의 지연 시간, 주어진 두 수의 합은 자리 올림수가 도달하기 전에 미리 계산되어 있다) 값을 가지게 된다. 이는 2N에 해당하는 회로 지연을 가지며, AND, OR 게이트 ... 설계 변경호환성개발 기간PLD중~저저용이여러가지FPGA중저용이여러가지1주 이내Semi Custom고~중중불편보통 한가지1달 이상Full Custom고고불편한가지3달 이상(2

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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시립대 전전설2 Velilog 최종발표본

리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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서울시립대 전자회로1 23년도 기출문제 및 정답과 풀이과정입니다.

시험자료 | 5페이지 | 10,000원 | 등록일 2024.07.15

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서울시립대학교 전자회로2 기말고사 4개년 정답 및 풀이과정

시험자료 | 5페이지 | 25,000원 | 등록일 2024.07.15 | 수정일 2024.07.25

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서울시립대학교 전자회로2 ㅈㅈㅅ교수님 중간고사 7개년 정답 및 풀이과정

시험자료 | 5페이지 | 25,000원 | 등록일 2024.07.15 | 수정일 2024.07.25

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시립대_전전설2_Velilog_예비리포트_7주차

Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 목록1. 실험 목적2. 배경 이론3. 실험 코드 분석4. 참고 문헌1. 실험 목적이번 실험은 저번 시간에 이어 순차회로 (Sequential Logic Design) 를 설계해 보 ... Machine을 설계해보고 그를 이용해 Counter, Converter 등을 설계해 보는 것이 이번 실험의 목적이다.2. 배경 이론(1) Moore Machine / Mealy

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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서울시립대 컴퓨터구조 중간기말 족보

1. 다음을 설명하세요(1) pipelining(2) data race2. hazard의 종류와 예시를 3가지 적으세요3. 주어진 C코드를 risc-V

시험자료 | 2페이지 | 20,000원 | 등록일 2023.03.07 | 수정일 2023.04.27

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[검증된 코드 & 복사가능, 학점A+] 전전설2 5.Combinational-2 - 예비+결과+성적인증 (서울시립대)

fixtures 2. Practice how to read and analyze technology schematics3. Design various combinational ... the latches.[2] Program the In-Lab practice 1-6 and proceed to Synthesize – XST.교안 대로 진행하였습니다.

리포트 | 25페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.14

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[검증된 코드 & 복사가능, 학점A+] 전전설2 3.Basic Gates - 예비+결과+성적인증 (서울시립대)

실험 내용1.EquipmentHBE-Combo-II-SEISE Project Navigator (Xilinx)2.ProcessesAdd a new source for

리포트 | 21페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.12

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[검증된 코드 & 복사가능, 학점A+] 전전설2 2.Schematics - 예비+결과+성적인증 (서울시립대)

실험 목적1.ISE의 여러 logic gate symbol을 직관적으로 이용하는 Schematic 설계를 익힌다.2.FPGA Device Configuration을 해보 ... 고, Verilog HDL을 이용한 설계를 익힐 준비를 마친다.배경 이론 및 사전 조사 실험 전에 조사한 답과 다른 것을 우선 순위로 작성하였다.[3]How many programmable ... datasheet.Ans:230,400 gatesSol:Programmable logic gates의 개수는 메모리 소자를 제외하고 2-input NAND를 이용해 동일한 기능

리포트 | 14페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.13

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서울시립대 전전설3 final project 결과 보고서

를 설계한다.그림 SEQ 그림 \* ARABIC 1. 설계할 회로또한 그림 1의 회로는 다음의 요구조건을 만족해야 한다.본 교과목에서 활용한 2N7000, uA741, 1N4004 ... 도록 설계한다.부하저항의 변화에도 voltage gain은 일정해야한다.(100Ω~5kΩ까지 변화 가능)Experiment Setup그림 SEQ 그림 \* ARABIC 2. 모의 실험 ... 에서의 회로와 실제 설계한 회로 비교 모습회로는 그림 2와 같이 구현하였으며 사용된 소자의 값은 아래와 같다.Resister(R), Capacitor(C) : 1kΩ, 가변저항100

시험자료 | 11페이지 | 10,000원 | 등록일 2024.07.15

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서울시립대 전전설3 final project 예비 보고서

를 설계한다.그림 1. 설계할 회로또한 그림 1의 회로는 다음의 요구조건을 만족해야 한다.본 교과목에서 활용한 2N7000, uA741, 1N4004, 저항 캐패시터, 인덕터, 가변저항 ... 에도 voltage gain은 일정해야한다.(100Ω~5kΩ까지 변화 가능)회로 설계전체 회로그림 2. 전체 회로Op amp를 활용한 반전 증폭기, Op amp와 Diode를 활용한 반파 정류 ... 다.하지만 이 회로 역시 문제점이 있는데 이 superdiode의 실제 임계값은 0에 가깝지만 0은 아니다. 따라서 그림 2의 정류회로와 마찬가지로 낮은 전압에서는 파형이 온전히 출력

시험자료 | 5페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 13주차 결과 보고서 MOSFET 4

다.또한 실험 전 발표자의 예비보고서에서 확인한 Vout파형의 그래프는 그림 13의 R=2KΩ일 때의 모습처럼 sine파의 negative 부분이 왜곡 되어있는 형태임을 볼 수 있 ... : 1 uF, 47 uFNMOS : 2N7000그림 2. Multi-stage CS-CS-SF amplifier회로실험 2의 회로는 그림 2과 같이 구현하였으며, 사용된 소자의 값 ... , 10 uF, 47 uFNMOS : 2N7000Experimental Results & Analysis :Multi-stage CS-SF amplifiervin과 vout의 파형

시험자료 | 8페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 13주차 예비 보고서 MOSFET4

A. 예비 보고서1) Single-stage CS amplifiera) LTspice에서 2N7000의 spice model을 이용하여 Fig. 1의 single-stage CG ... , 이를 이용하여 a) 회로의 2개의 cutoff frequency와 bandwidth를 찾으세요.

시험자료 | 13페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 12주차 결과 보고서 MOSFET3

의 값은 아래와 같다.Resistor : 500 Ω, 1 M Ω, 1 kΩ,Capacitor : 47 uF, 1 uFNMOS : 2N7000그림 2. CD amplifier실험 2 ... 의 회로는 그림 2과 같이 구현하였으며, 사용된 소자의 값은 아래와 같다.Resistor : 500 Ω, 1 M Ω, 1 kΩ, 20 || 20=10 ΩCapacitor : 47 ... uF, 1 uFNMOS : 2N7000 x3Experimental Results & Analysis :CG amplifier의 vin과 vsig의 파형을 각각 측정하고, 이를 통해

시험자료 | 4페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 12주차 예비 보고서 MOSFET3

parameters의 이론값을 도출하세요.b) 2N7000의 spice model을 이용하여 a)의 회로를 LTspice에서 구현하세요. (vsig는 크기가 100 mV이고 주파수 ... ) 항목의 회로에서 Fig. 8과 같이 Rsig = RG1 k RG2의 resistor를 추가하고, LTspice의 time-domain시뮬레이션을 통해 voltage gain ... Av를 구하세요.2) Source resistor를 포함하는 CS amplifiera) MOSFET의 source terminal에 RS = 50 Ω인 저항을 추가한 Fig. 9

시험자료 | 11페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 11주차 결과 보고서 MOSFET 2

11주차 결과 보고서 : MOSFET(2)000 (0000000000)Introduction :본 실험에서는 MOSFET의 small-signal model을 이해하고, 이 ... circuit실험 1의 회로는 그림 1과 같이 구현하였으며, 사용된 소자의 값은 아래와 같다.Resistor : 100ΩNMOS : 2N7000그림 2. Source resistor ... 가 없는 CS amplifier실험 2의 회로는 그림 2과 같이 구현하였으며, 사용된 소자의 값은 아래와 같다.Resistor() : 50 kΩ, 가변저항, 220 Ω, 10 kΩ

시험자료 | 8페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 10주차 결과 보고서 MOSFET1

시험자료 | 5페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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