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위상 고정 루프 장루간호 위상루프 위상 제어 루프 장루간호 PPT PLL 설계 교정기구 그람염색 PFD PLL

EasyAI “고정루프” 관련 자료

+부경대학교 통신공학실험 위상고정루프등록일 2020.10.18 | 총 1,517자 | 4페이지 | 2,000원
+위상 고정 루프 회로(Phase Lo..등록일 2020.07.27 | 총 1,433자 | 4페이지 | 1,000원

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"고정루프" 검색결과 1-20 / 1,785건

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루프 대역폭 조절기를 이용한 빠른 위상 고정 시간을 갖는이중 루프 위상고정루프 (A Fast Locking Dual-Loop PLL with Adaptive Bandwidth Scheme)

본 논문에서는 루프 대역폭을 조절하여 빠른 위상 고정 시간을 갖는 새로운 구조의 이중 루프 위상고정루프를 제안하였다. 위상고정루프가 out-lock 상태일 때는 채널 간격의 1 ... /10보다 더 큰 대역폭을 갖도록 하였으며, in-lock 부근에서는 채널 간격의 1/10 보다 더 작은 좁은 대역폭을 갖도록 하였다. 제안된 위상고정루프는 표준 CMOS 0.35 ... 위상고정 시간을 갖는 것으로 나타났다. A novel fast locking dual-loop integer-N phase locked loop (PLL) with adaptive

논문 | 6페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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세 개의 부궤환 루프를 가진 저잡음 위상고정루프 (A Low Noise Phase Locked Loop with Three Negative Feedback Loops)

본 논문에서는 3개의 부궤환 루프를 가진 저잡음 위상고정루프를 제안하였다. 기존 구조의 위상고정루프는 하나의 부궤환 루프로 구성되어 있어 잡음 특성 개선이 쉽지 않다. 추가된 부 ... 가 추가될 때마다 지터 특성이 개선되는 것을 보여주고 있다. 전력의 경우 10% 정도 약간 상승하게 되지만, 지터 특성은 2배 정도 개선된다. 제안된 위상고정루프는 1.8V 180 ... 궤환 루프는 지터 특성을 결정하는 전압제어발진기의 입력 전압 크기를 줄여주는 역할을 하여 기존 구조로 쉽지 않은 잡음 특성 개선을 가능하게 해준다. 시뮬레이션 결과는 부궤환 루프

논문 | 6페이지 | 무료 | 등록일 2025.03.14 | 수정일 2025.03.28

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복수개의 부궤환 루프를 가진 초소형 크기의 위상고정루프 (An Extremely Small Size Multi-Loop Phase Locked Loop)

본 논문에서는 복수개의 부궤환 루프를 도입하여 칩 크기를 획기적으로 줄이면서 잡음 특성을 유지할 수 있는 위상고정루프를 제안하였다. 칩 면적을 최소화하는 것이 주목표이므로 하나 ... 의 작은 크기의 커패시터로 구성된 1차 루프필터와 복수개의 FVC를 사용하여 위상고정루프를 설계하였다. 전압제어 발진기에 연결된 복수개의 주파수-전압 변환 회로(frequency ... voltage converter : FVC)는 위상고정루프 내부에 복수개의 부궤환 루프를 만든다. 제안된 위상고정루프에서는 복수개의 부궤환 루프가 크기가 아주 작은 하나의 커패시터

논문 | 6페이지 | 무료 | 등록일 2025.03.14 | 수정일 2025.03.28

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기준 신호 스퍼의 크기를 줄인 두 개의 대칭 루프를 가진 위상고정루프 (A Reference Spur Suppressed PLL with Two-Symmetrical Loops)

위상 잡음과 위상고정 시간을 최소화하기 위해 최적화 된 대역폭을 변화 시키지 않고 기준 주파수 신호 스퍼를 줄일 수 있는 두 개의 대칭 루프를 가진 위상고정루프(PLL)를 설계 ... 개의 출력을 갖는 위상주파수검출기(PFD), 2개의 루프필터, 2개의 입력전압을 갖는 VCO, 그리고 분주기로 구성되었다. 0.18μm CMOS 공정 파라미터를 사용하여 동작원리 ... 를 시뮬레이션 한 결과 종래의 단일 루프 PLL과 비교할 때 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 또한 루프필터에 사용된 R과 C가 5% 오차를 갖고 있을 경우에도 스퍼

논문 | 7페이지 | 무료 | 등록일 2025.03.14 | 수정일 2025.03.28

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Current Modulator를 이용하여 유효커패시턴스를 크게 하는 위상고정루프 (Increased Effective Capacitance with Current Modulator in PLL)

본 논문에서는 Current Modulator를 이용하여 루프 필터 커패시턴스 유효 용량을 배가 시켜 칩 크기를 줄일 수 있는 위상고정루프를 제안하였다. 제안된 위상고정루프 ... 에서는 Current Modulator로 루프 필터의 커패시턴스 유효 용량을 배가 시켜 루프 필터 커패시터 크기를 1/10로 줄였다. 제안된 위상고정루프는 1.8V 0.18μm CMOS ... 공정을 이용하여 설계되었다. 시뮬레이션 결과는 기존 구조와 같은 잡음 특성과 위상고정 시간을 보여주었다. A phase-locked loop(PLL) with

논문 | 6페이지 | 무료 | 등록일 2025.03.16 | 수정일 2025.03.28

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다중 전하펌프를 이용한 고속 위상고정루프 (A Fast Locking Phase Locked Loop with Multiple Charge Pumps)

본 논문에서는 다중 전하펌프를 이용하여 빠른 위상고정 시간을 갖는 새로운 위상고정루프를 제안하였다. 제안된 위상고정루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스 ... 와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 위상고정루프의 위상고정 상태에 따라 루프 대역폭을 제어하여 빠른 위상고정 시간을 갖 ... 는 위상고정루프를 설계하였다. 또한 전체 칩 영역의 많은 부분을 차지하는 커패시터의 크기를 제안된 구조로 최소화 하였다. 저항과 커패시터를 모두 포함한 29.9KHz의 대역폭

논문 | 7페이지 | 무료 | 등록일 2025.03.02 | 수정일 2025.03.06

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저항 및 커패시턴스 스케일링 구조를 이용한 위상고정루프 (A Phase Locked Loop with Resistance and Capacitance Scaling Scheme)

본 논문에서는 다중 전하펌프를 이용하여 저항과 커패시턴스 크기를 변화시키는 구조의 새로운 위상고정루프를 제안하였다. 제안된 위상고정루프는 세 개의 전하펌프를 사용하여 루프필터 ... 의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 이러한 구조는 좁은 대역폭과 작은 루프 필터 저항 값을 가능하게 하 ... 여 좋은 잡음 특성과 기준 주파수 의사 잡음 특성을 가지도록 한다. 제안된 위상고정루프는 3.3V 0.35㎛ CMOS 공정을 이용하여 제작되었다. 851.2MHz 출력 주파수

논문 | 8페이지 | 무료 | 등록일 2025.03.03 | 수정일 2025.03.06

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낮은 지터를 갖는 지연고정루프를 이용한 클럭 발생기 (A Clock Generator with Jitter Suppressed Delay Locked Loop)

본 논문에서는 낮은 지터를 갖는 지연고정루프를 이용하여 좀 더 정확한 출력을 갖는 클럭 발생기를 제안하였다. 제안된 클럭 발생기에 사용된 지연고정루프는 열 개의 지연단을 가진 ... 은 지연단의 출력신호의 위상이 흔들림에 따라 증가하거나 감소하여 출력신호의 지연정도를 조절하여 위상변화를 보상하며, 지연고정루프 출력신호 및 체배 된 출력신호의 지터를 감소

논문 | 6페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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두 개의 입력을 가진 VCO를 이용하여 루프필터와 스퍼 크기를 줄인 위상고정루프 (A Loop Filter Size and Spur Reduced PLL with Two-Input Voltage Controlled Oscillator)

본 논문에서는 위상고정 상태에 따라 활성화 되는 루프가 다르게 설정하고, 두 개의 입력을 가지는 전압제어발진기를 사용하여 스퍼를 억제함과 동시에 루프필터의 크기를 줄이는 위상고정 ... 루프를 제안하였다. 동작 상태에 따른 안정도 분석을 통하여 위상고정 후에는 위상고정루프가 안정적으로 동작되게 설계하였다. 일반적으로 루프 필터의 커패시터는 위상고정루프에서 큰 면적 ... 가 되도록 하였다. 제안된 위상고정루프는 1.8V의 공급전압과 0.18mCMOS공정을 사용하여 설계하였다. In this paper, a novel PLL has been

논문 | 8페이지 | 무료 | 등록일 2025.03.14 | 수정일 2025.03.28

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부경대학교 통신공학실험 위상고정루프

통신공학실험실험5. 위상고정루프(PLL:Phase-Locked Loop)1. 실험과정 5.6 및 5.12의 결과표를 표에 기록하시오.fin 및 fout 사이의 위상차주파수복조 ... 고, fin 이 감소 될 때 출력 전압이 증가한다.3. 실험과정 5.9, 5.10 및 5.11의 결과를 표에 기록하시오.실험과정측정값결과주파수5.7최저 고정 지점(lower look ... range)3.582kHz5.8최저 포착 지점(lower capture range)9.378kHz실험과정측정값결과주파수5.9최고 고정 지점(upper look range)19.484

리포트 | 4페이지 | 2,000원 | 등록일 2020.10.18

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두 개의 이득 값을 가지는 전압제어발진기를 이용하여 유효 커패시턴스를 크게 하는 위상고정루프 (An Available Capacitance Increasing PLL with Two Voltage Controlled Oscillator Gains)

본 논문에서는 두 개의 이득 값을 가지는 전압제어발진기를 이용하여 루프필터 커패시턴스 유효 용량을 배가 시켜 칩 크기를 줄일 수 있는 위상고정루프를 제안하였다. 제안된 위상고정 ... 루프에서는 양/음의 두 개의 이득 값을 가지는 전압제어발진기로 루프 필터의 커패시턴스 유효 용량을 배가 시켜 루프필터 커패시터 크기를 1/10로 줄였다. 제안된 위상고정루프는 1.8 ... V 0.18㎛ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 기존 구조와 같은 잡음 특성과 위상고정 시간을 보여주었다. An available capacitance

논문 | 7페이지 | 무료 | 등록일 2025.03.12 | 수정일 2025.03.28

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위상 고정 루프의 기준 스퍼를 감소시키기 위한 이중 보상 방식 전하 펌프 (A Dual-compensated Charge Pump for Reducing the Reference Spurs of a Phase Locked Loop)

The charge pump in a phase-locked loop is a key block in determining reference spurs of the VCO output signal. To reduce reference spurs, the current ..

논문 | 6페이지 | 무료 | 등록일 2025.03.12 | 수정일 2025.03.28

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위상 고정 루프 회로(Phase Locked Loop, PLL) 예비보고서

위상 고정 루프 회로(Phase Locked Loop, PLL)예비보고서1. 실험 목적본 실험을 통해VCO(Voltage-Controlled Oscillator)의 동작을 확인 ... 기 등2.2 위상고정루프 (PLL, Phase Locked Loop)1)정의위상 고정 루프 (PLL)는 한 회로 기판이 온보드 클럭의 위상을 외부 타이밍 신호와 동기화 할 수 있 ... 하여 인가 조절 전압을 변화시킴으로써 주파수를 변화시킨다.4) VCO 활용전압 제어가 가능한 점을 이용하여 수신기에서 수신 클록의 추출 등에 많이 이용됨- PLL(위상동기루프)을 구성

리포트 | 4페이지 | 1,000원 | 등록일 2020.07.27

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샘플-홀드 커패시터와 전압제어발진기 신호에 동작하는 피드포워드 루프필터를 가진 단방향 전하펌프를 가진 위상고정루프 (A PLL with an Unipolar Charge Pump and a Loop Filter consisting of Sample-Hold Capacitor and FVCO-sampled Feedforward Filter)

샘플-홀드 커패시터와 전압제어발진기 신호에 동작하는 피드포워드 루프필터를 가진 단방향 전하펌프를 가진 위상고정루프를 제안하였다. 제안된 위상고정루프는 기존의 2차 RC 필터에 비 ... 잡음에 영향을 미치는 △△VLPF의 변화량을 각각 1/5과 1/6로 줄였다. 제안된 위상고정루프는 1.8V 0.18μm CMOS 공정을 이용하여 시뮬레이션을 통해 위상잡음 특성

논문 | 7페이지 | 무료 | 등록일 2025.04.09 | 수정일 2025.05.08

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위상고정루프를 이용한 낮은 위상 잡음 특성을 갖는 발진기 설계 및 제작 (Design and Fabrication of on Oscillator with Low Phase Noise Characteristic using a Phase Locked Loop)

, 샘플링 위상 비교기와 루프 필터를 결합한 PLL방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 ... 었다. 고조파 억압 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전

논문 | 7페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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금오공대 아날로그회로응용설계 - 위상 고정 루프(회로 설계) 레포트

1. OrCAD의 ABM(Analog Behavioral Modeling)을 이용한 PLL의 Simulation1) VCONT, FIN, FOUT을 monitor 하면서 PLL이 phase lock 하는 것을 확인하시오. 이 경우 VCONT의 파형을 통해 PPL이 ..

리포트 | 11페이지 | 10,000원 | 등록일 2021.07.02 | 수정일 2022.01.20

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위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중 출력 주파수 합성기 설계 (A Low Jitter Dual Output Frequency Synthesizer Using Phase-Locked Loop for Smart Audio Devices)

본 논문에서는 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중출력 주파수 합성기를 제안하였다. 제안하는 주파수 합성기는 1.8 V 동부 0.18

논문 | 9페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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금오공대 아날로그회로응용설계 - 위상 고정 루프(회로 설계2) 레포트

>▶ 결론 - 주어진 위상 고정 루프 회로를 ADALM2000을 통해 진행하였습니다. 원하는 파형의 모습이 잘 나오지 않아 여러 번 실험을 진행하여 위와 같은 형태의 주파수 파형

리포트 | 8페이지 | 10,000원 | 등록일 2021.07.02 | 수정일 2022.01.20

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최적의 측정값 구간의 길이를 갖는 최소 공분산 유한 임펄스 응답 필터 기반 디지털 위상 고정 루프 설계 (A Digital Phase-locked Loop design based on Minimum Variance Finite Impulse Response Filter with Optimal Horizon Size)

디지털 위상 고정 루프는 위상 동기화를 위해 사용되는 회로로 일반적으로 통신, 회로분야 등 다양한 분야에서 사용된다. 디지털 위상 고정루프를 설계 시 상태추정기를 사용하는 경우 ... 보통 칼만필터와 같은 무한 임펄스 응답 상태추정기를 활용해왔다. 일반적으로 무한 임펄스 응답 상태추정기 기반 디지털 위상 고정 루프의 성능은 우수하지만, 초기값의 부정확, 모델 오 ... 차, 외란 등의 예상하지 못하는 상황에서 급격한 성능저하가 발생할 수 있다. 본 논문에서는 새로운 디지털 위상 고정 루프를 최적의 측정값 구간 길이를 갖는 최소 공분산 유한 임펄스

논문 | 8페이지 | 무료 | 등록일 2025.03.12 | 수정일 2025.03.28

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위상고정루프 PLL 예비 보고서3

실험 예비 보고서정보통신공학과201530241 강준기● 실험 목적- 한 개의 IC와 몇 개의 소자를 이용하여 어떻게 평형 변조기를 구성하는지 확인한다.- 변조기의 균형을 정확하게 맞추는 방법과 정확하게 균형이 잡힌 변조기가 반송파 신호를 최대한 억제하는 것을 확인한다...

리포트 | 5페이지 | 1,000원 | 등록일 2019.07.29

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