Verilog HDL을 이용한 디지털 회로실험(인터비전) 결과보고서

소개

결과보고서 입니다. 목차별로 깔끔하게 정리해놔서 이름만 변경하셔서 제출해도 괜찮습니다.

A+ 받은 레포트입니다. 중간에 빠진 실험은 건너 뛴 실험이고요. 사전보고서와 자필용으로 구분

하여 각 레포트 별로 인쇄하여 자필로도 작성 가능하게끔 해 놓았습니다.
아마 만족하실겁니다.
조, 제목, 결과, 고찰 순으로 되어 있습니다. 결과보고서에서 가장 중요한 것이 고찰 부분인데
각 실험마다 분석을 잘 해놓아서 좋은 점수 받을 수 있습니다.

목차

결과-실험2. 기본논리게이트(AND,OR,NOT)
결과-실험3. NAND,NOR,XOR
결과-실험4. 반가산기_전가산기_반감산기_전감산기
결과-실험6. 7-세그먼트디코더
결과-실험7. 래치,플립플롭,시프트,레지스터
결과-실험9. 8비트 동기식 카운터

본문내용

이번 실험에서 SR래치 실험에선 사용금지의 항목을 제외한 나머지 논리값에 대한 전압을 측정해본 결과 S값이 1,R값이 0일 때 출력 Q는 5에 근접한 4.668v가 나왔고 S값이 0,R값이 1 일 때 0에 근접한 값인 0.155v가 나왔다. 나머지 S와 R의 값 모두 1일때도 호기심에 한번 측정해 보았는데 전압 측정이 너무 유동적이라 측정을 할 수 없었다. 이유인즉슨 S와 R값이 1,1 일때는 그 값이 시간이 지남에 따라 계속해서 출력과 입력이 변하기 때문에 결과를 측정할 수 없다. 두 번째 실험인 SR 래치 실험에서는 교재와 다른 방법으로 회로를 구성하고 실험을 했던 탓인지 예비 보고서의 예상 값과는 좀 다른 결과가 나오게 되었다. 예를 들어,실험(2)의 데이터시트를 보면 알 수 있듯이 E=0,S=0,R=0 일 때 예비보고서에서는 Q의 값이 변화 없음으로 나오는데 측정결과 0.058~0.059v의 측정 및 아주 미세한 변동을 측정 할 수 있었다. 회로 구성상 전류가 흐르는 구조이기 때문에 그런 것 같다. 세 번째 실험인 D플립플롭 측정에서는 D입력에 0을 인가할때는 SR플립플롭이 리셋이 되어서 출력이 0.348v가 나왔고 D입력에 1을 가했을때는 SR=1이 되면서 플립플롭이 세트 기능을 수행함과 동시에 출력은 5에 근접한 4.788v가 나왔다. 그리고 실험(4)인 D플립플롭을 이용한 4비트 시프트 레지스터는 실험에서 제외 되었기 때문에 할수 없었다.
파워서플라이로 5V 전원을 공급해주는데, 출력으로 5V가 나오지 않는 것은 앞의 실험에서도 계속되다시피 회로를 흐르면서 생길 수 있는 전압강하로 인한 오차로 보인다.
이번 실험을 하면서 지난주의 세그먼트 실험보다는 원활하게 끝낼 수 있었지만 교재의 내용이 아닌 다른 방식으로 회로를 구성해서 실험을 하게 되어서 어려움이 따르기도 하였고 소자 및 실험 재료공급이 충분치 않아서 예정된 회로를 꾸밀 수 없고 변형해서 회로를 꾸며야 했던 것이 아쉬운 점으로 남는다. 다음번 실험에서는 원활한 실험을 위한 소자 및 기기 준비가 잘 되었으면 하는 바람과 앞으로 있을 더 복잡하고 세밀한 회로들에 대해서도 더 신경써서 좋은 실험이 진행될 수 있도록 노력해야겠다.

참고자료

· 없음