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[A+, 에리카] 2021-1학기 논리설계및실험 Half Adder, Full Adder 실험결과보고서

프제
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최초 등록일
2023.02.28
최종 저작일
2022.04
9페이지/ 어도비 PDF
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소개글

2022-1학기 논리설계및실험 A+ 레포트입니다.
사진첨부까지 잘 되어 있습니다.

목차

1. 실험 목적
2. 관련 이론
3. 실험 결과

본문내용

Chapter 1. 실험 목적
Half Adder와 Full Adder를 이해하고, 각각을 논리회로로 설계할 수 있다.

Chapter 2. 관련 이론
 아날로그와 디지털의 가장 큰 차이점
아날로그는 연속적인 값이지만 디지털은 불연속적인 값이다.
따라서 디지털은 아날로그에 비해 장점이 많다. 특히 논리적이고, 계산이 가능한 쉬운 모델로 설계가 용이하기에 아날로그보다 디지털을 이용하여 대부분의 설계가 이루어짐을 알 수 있다.
 회로의 종류
- 논리회로 : 논리 게이트를 이용하여 구성된 회로이다.
- 조합논리회로 : 오로지 입력에 의해서만 출력이 결정되며 따로 메모리를 갖고 있지 않은 회로이다.
- 순차논리회로 : 입력과 현재의 상태에 의해 출력이 결정되며 조합논리회로와 달리 메모리에 회로의 상태를 저장하는 회로이다.
 최소항 정리
함수를 최소한의 곱의 형태의 항들을 더하여 나타낸 것이다.
항을 최소화하는 방법으로는 Algebraic Minimization method, 카르노 맵, 퀸-맥클러스키 방법이 있다.
 카르노 맵
부울 대수 위의 함수를 단순화 하는 방법이다. 간단한 표를 이용하여 항들을 묶음으로서 최소항을 정리해나갈 수 있다. 카르노 맵을 구성할 때 행의 순서를 주의해야 한다. 위에서 아래로 00, 01, 11, 10으로 11과 10이 뒤바껴있음을 주의하여야 한다. 이는 인접항 배치 원칙에 따른 것으로 01 다음에 10이 오면 인접항 배치 원칙에 위배되기 때문이다.
 카르노 맵 방법
① 함수의 진리표를 찾는다.
② 최소항들을 찾는다.
③ 그레이코드에 따라 카르노 맵을 구성한다.
④ 논리값 1인 셀들을 직사각형으로 묶어 표준 sop를 찾는다.
 Half Adder
: 각 비트의 덧셈 연산으로, A, B를 입력으로 하였을 때 두 비트의 합을 출력 S로, 합의 과정에서 발생하는 캐리(상위 비트로 올라가는 자리 올림 수)를 출력 C로 나타낸다.
예를 들어 입력 A가 1, B가 1일 경우, 두 비트의 합은 0이고, 캐리 1이 발생하기 때문에 C=1, S=0이 출력된다.
진리표를 통해 논리회로를 설계하면 S는 xor게이트로 묶어 간단하게 표현이 가능하다.

참고 자료

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