[A+]중앙대 아날로그및디지털회로설계 실습 예비보고서5 전압 제어 발진기

소개

"[A+]중앙대 아날로그및디지털회로설계 실습 예비보고서5 전압 제어 발진기"에 대한 내용입니다.

목차

1. 이론적 배경.
2. 실습 목적
3. 실습 준비
4. 실습 계획서
5. pspice 실습
6. 적용 예시 등
7. 참조

본문내용

1. 실습을 위한 이론적 배경:
-슈미트 회로 : vth를 기준으로 vdd와 0v를 출력하는 비교기로 기존 비교기와 달리 노이즈에 강한 특성을 보인다. 기존 비교기는 vth가 고정되어 vth 근처에서 노이즈가 발생하면 출력도 노이즈에 따라 흔들리는 문제가 있지만, 슈미트 회로는 출력에 따라 유동적으로 바뀌기 때문에 노이즈가 발생해도 출력이 흔들리지 않는다.

Vo=A(Vt-Vin)이기 때문에 Vin이 Vt보다 크면 매우작아지기 때문에 출력은 -L로 포화되어 출력되고 Vth보다 작은 입력이 들어가면 출력이 매우 커져 L로 포화되어 출력된다. 즉은 L/-L 둘중의 하나의 출력을 갖게 된다.
-적분기 회로 : 피드백 저항 대신 커패시터를 달아 놓은 형태다. 출력 전압이 입력 신호의 적분형이라 입력 신호가 구형파이면 삼각파로 출력되는 특징이 있다. 회로는 다음과 같다.

-전압 제어 발진기 : 아래 그림에서 BJT는 스위치로 사용되고 있다. Vout2가 Vdd일 경우 on되어 적분기 회로가 위 B처럼 동작하고 Vout2가 -Vdd일 경우 off되어 적분기 회로가 위 A처럼 동작하게 된다. BJT의 베이스에 연결된 저항은 스위치 제어 전류를 제한하는 역할을 한다.

<중 략>

4. 실습 계획서
4.1 실험에 사용될 IC의 Datasheet를 참조하여, 중요한 전기적 특성을 확인하오.
4.2 simulation tool(PSPICE)을 이용하여 슈미트 트리거(Vdd=+5V)의 Vth가 2.5V가 되도록 회로를 설계하시오.
4.3 실습 이론에 나오는 식(8-3)과 식(8-5)를 이용하여 출력 주파수 식을 완성하시오.
4.4 그림5-1과 같이 전압 제어 발진기를 설계하고, 출력파형을 관찰하라. C1의 Capacitor값을 10nF으로 하였을 때 Vc가 변화하면 VO의 주파수는 어떻게 변화하는가? Vc를 변화시킬 때 Freq vs Vc에 관한 그래프를 구하시오.
4.5 VCO의 중심 주파수가 2kHz가 되도록 회로를 C1 값을 설계하시오.
4.6 슈미치 회로의 저항비 (RS1/RS2)와 Capacitor, C1의 값을 변화시키면서 출력파형을 관찰하시오.

참고자료

· 이론부 (아날로그 실습 교재 p46)