서울시립대 전자전기설계2(전전설2) 5주차 사전보고서

태브냉
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최초 등록일
2019.10.13
최종 저작일
2019.10
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소개글

"서울시립대 전자전기설계2(전전설2) 5주차 사전보고서"에 대한 내용입니다.

목차

1. 교안의 2:4 디코더의 진리표로부터 논리회로를 카르노맵을 이용한 최적화 방법으로 설계하시오.
2. 교안의 4:2 엔코더의 진리표로부터 논리회로를 카르노맵을 이용한 최적화 방법으로 설계하시오.
3. 교안의 2:1 Mux의 진리표로부터 논리회로를 카르노맵을 이용한 최적화 방법으로 설계하시오.
4. 교안의 1:4 Demux의 진리표로부터 논리회로를 카르노맵을 이용한 최적화 방법으로 설계하시오.
5. In-Lab에 대하여 Verilog HDL 코딩을 하고 Synthesize – XST 단계까지 실행
6. Latch에 대하여 종류 및 특성을 조사하시오.

본문내용

래치란 한 비트의 정보를 데이터가 바뀌기 전까지 계속 유지하는 회로이며, 클럭 입력을 갖지 않는 2진 기억소자로 기억과 귀환 기능을 하는 요소가 있기에 플립플롭과 유사하지만 클럭 입력이 없는 비동기식 순서논리회로 소자이다. 논리 회로 설계에서 경우에 따라 래치의 입력을 반영할 시점을 조절할 필요가 있는데, 이를 위해 입력 신호가 들어와도 입력 신호가 들어와도 입력 시기를 조절하여 출력의 상태변화가 없도록 하는 제어 신호가 있고 이것으로 입력을 무시하거나 출력에 반영할 수 있다. 이렇게 신호가 존재하는 래치를 게이트-래치라고 한다.
래치의 종류는 크게는 Set-reset래치(SR래치)와 Data 래치(D래치)로 나눌 수 있는데, 바로 아래의 그림은 SR래치의 대표적 형태이다.

참고 자료

없음
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