전자전기컴퓨터설계실험2(전전설2) (10) Final Project

소개

"전자전기컴퓨터설계실험2 (10) Final Project"에 대한 내용입니다.

목차

Ⅰ. 서론
1. 실험 목적
2. 실험 이론
2.1. HDL
2.2. Xilinx
2.3. Counter
2.4. Finite State Machine
2.5. PIEZO
2.6. Text VFD

Ⅱ. 본론
1. 실험 장비
2. 실험 방법
3. 소스코드
4. 동작 검증
4.1. 한국 시간
4.2. 스톱워치
4.3. 달력
4.4. 알람과 타이머
4.5. 세계 시간

Ⅲ. 결론

Ⅳ. 참고문헌

본문내용

2.1. HDL
전자공학에서 하드웨어 기술 언어(Hardware Description Language)는 전자회로를 정밀하게 기술하는 데 사용하는 컴퓨터 언어이다. 흔히 HDL이라고 줄여 쓰기도 한다. 회로의 원하는 동작을 기술할 수도 있고, 원하는 회로 구조를 기술할 수도 있으며 시뮬레이션을 통해 제대로 동작하는지 검증할 수도 있다. HDL의 문법과 의미는 소프트웨어 프로그래밍 언어와 달리 하드웨어의 주요한 특징인 시간과 동시성을 표현할 수 있는 표현들이 명시적으로 존재한다.

2.2. Xilinx
자일링스 사는 현장 프로그래머블 게이트 어레이(FPGA)로 알려진 리컨피규러블 하드웨어 IC 부분에서 가장 큰 개발업체이고 팹레스 제조업체이다. 자일링스는 소자를 유용하게 사용하기 위한 전자 설계 자동화(EDA) 도구를 제공한다. 핵심 제품군은 완전한 EDA 흐름을 제공하는 ISE이다. 베릴로그나 VHDL, 배치와 배선(PAR)을 합성하고, 생성된 펌웨어 파일은 칩을 설정하는데 사용된다. 자일링스는 2007년부터, EDA 소프트웨어의 무료 리눅스 버전을 제공하는 유일한 현장 프로그래머블 게이트 어레이 기업이다.

2.3. Counter
카운터(counter)란 클럭 펄스를 세어서 수치를 처리하기 위한 논리 회로이다. 카운터가 계수한 이진수나 이진화 십진수가 디코더를 통해서 출력장치에 표시되는 숫자로 변환하여 인간이 알아볼 수 있는 정보가 된다. 또한, 인코더가 정보를 이진수로 변환한 것을 카운터를 통해 계수 처리를 실시 할 수 있다. 수정진동자를 이용한 발진 회로를 통해 만들어진 매우 높은 주파수 (예시로 32.768㎑)의 전기신호를 낮은 주파수 (예시로 1㎐)의 신호로 변환하기 위해서도 사용된다. 따라서 이런 회로를 분주기라고도 부른다.

2.4. Finite State Machine
유한 상태 기계(finite-state machine, 이하 FSM)는 컴퓨터 프로그램과 전자 논리 회로를 설계하는 데 쓰이는 수학적 모델이다. 간단히 상태 기계라고 부르기도 한다.

참고자료

· 「전자전기컴퓨터설계실험2 실험 교안」, 『서울시립대학교 전자전기컴퓨터공학부』.
· 「VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계 <XILINX 편>」, 『한백전자』. (2018.12.09.)