전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습2 [결과레포트]

목차

<초록 (Abstract) >

1. Introduction (실험에대한소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab

2. Materials & Methods (실험장비및재료와실험방법)
가. 실험을통해구하고자하는데이터와이를획득하기위한실험순서

3. Results of this Lab (실험결과)
가. Results of Lab

4. Discussion (토론)
가. Discussion

5. Conclusion (결론)
가. Summarize experiment contents & purpose of this Lab
나. Studies from this Lab

6. Reference (참고문헌)

본문내용

1. Introduction (실험에대한소개)
가. Purpose of this Lab
− Xilinx 프로그램을 이용하여 Verilog HDL을 실습한다.
− 구현하려는 회로의 Verilog code를 직접 작성하여 시뮬레이션 및 디바이스 연결 후 출력 값이 이론적인 결과와 일치하는지 확인한다.
− Xilinx 프로그램에서 Verilog code를 통한 회로구현을 학습한다.

나. Essential Backgrounds (Required theory) for this Lab
(1.) Verilog HDL 문법 : HDL 기반 설계의 장점
- 설계 시간의 단축
- 설계의 질 향상
- 특정 설계기술이나 공정과 무관한 설계
- 낮은 설계 비용
- 표준 HDL 및 사용자의 확대
- 효율적인 설계관리

(2.) Verilog HDL 문법 : 어휘규칙
- 여백 : 어휘 토큰들을 분리하기 위해 사용되는 경우를 제외하고는 무시
- 주석 : HDL 소스코드의 설명을 위해 사용되며, 컴파일과정에서 무시됨
- 연산자 : 단항연산자, 2항 연산자, 3항 연산자
- 수 표현 : 10진수, 16진수, 8진수, 2진수 (그림1)

참고자료

· 반가산기 http://terms.naver.com/entry.nhn?docId=590305&cid=42340&categoryId=42340
· 전가산기 http://terms.naver.com/entry.nhn?docId=2841956&cid=40942&categoryId=32830
· Full-Adder 설계 내용 및 방법 http://blog.naver.com/lobdo777/220432343271
· 1-bit Full Adder & 4-bits Ripple Carry Full Adder https://en.wikibooks.org/wiki/Microprocessor_Design/Add_and_Subtract_Blocks
· Lab_02.ppt
· 전전컴실험2 - Lab02_In Lab.ppt