2016년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비보고서 5장 신호발생기

최초 등록일
2016.12.23
최종 저작일
2016.10
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목차

5-1. 실습목적
5-2. 실습 준비물
5-3. 설계실습 계획서

본문내용

5-1. 실습목적
Wien bridge RC 발진기를 이용하여 신호 발생기를 설계, 제작, 측정하며 그 동작을 확인한다.

<중 략>

5-3. 설계실습 계획서
5-3-1 신호발생기 설계
(A) 그림 5-1에 주어진 Wien bridge 회로에서 V+와 V-의 관계식을 구하시오. 이 관계식을 이용하여 1.63 kHz에서 발진하는 Wien bridge 회로를 설계하시오.

w = 1/RC , f=1/2πRC, C = 0.01uF, f=1.63 kHz
따라서 R= 9.764kΩ

(B) 발진 주파수 1.63 KHz에서 Loop gain Avβ=1을 갖기 위한 증폭기 이득 Av를 구한다.

참고 자료

없음

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