진보영일기와 전가산기를 이용한 4-bit 가감산기 설계 제안서 및 설계 결과 보고서

소개

- 진보영일기인 74H87과 전가산기인 74LS83을 이용하여 4-bit 가감산기를 설계하라.

1. 설계 사양 : 4자리의 가감산 전환이 가능한 가감산기 설계
2. 설계 비용 : 최소한의 소자 사용으로 비용의 최소화
3. 동작의 안정화 : 실제 구동시 가감산 회로가 정상적으로 출력되는 회로 설계
4. 팀 협력 : 팀 구성원 내의 작업 배분 및 공통적인 결과물 도출

목차

Ⅰ명제

Ⅱ설계의 제한조건

Ⅲ설계의 사전조사
1.7487의 구조
2.7483의 구조
3.7487의 동작원리
4.7483의 동작원리
5.7487 소자의 선정
6.7483 소자의 선정
7.설계의 구성

Ⅳ블록도

Ⅴ부분 회로 설계
1.진-보-영-일기 설계
2.전가산기 설계
3.기타 회로 설계

Ⅵ최종회로도(종합설계)

Ⅶ컴퓨터 시뮬레이션
1.회로도
2.시뮬레이션 결과

Ⅷ시뮬레이션 결과 분석

Ⅸ결론

Ⅹ참고문헌

첨부DataSheet

본문내용

Ⅲ 설계의 사전 조사

1. 7487의 구조
- 7487은 4bit의 진-보-영-일기로서 입력 B와 C로서 제어가 되며 A의 입력으로 Y의 출력을 내보내는 가감산기 회로이다. TTL게이트를 이용한 소자로 소자의 내부 구조는 다음과 같다.
또한 이 소자의 물리적 구조는 다음과 같다.

2. 7483의 구조
- 7483은 TTL IC로서 ~, ~까지의 Input이 존재하며 Carry인 를 포함하고 있다. 또한 가산 결과를 ~로 출력하게 된다. 따라서 하나의 IC에 4개의 전가산기를 포함하고 있다.
7483의 내부 구조는 다음과 같다.

3. 7487의 작동원리
- 하나의 논리회로가 가산과 감산의 기능을 모두 갖게 하기 위하여 제어신호에 따라 가수 이 또는 의 1의 보수 로 되는 회로를 진-보-0-1 기라고 한다. 디지털 계산에 있어서 가산은 보수 없이 계산이 가능하나 감산을 할 때는 빼주는 수를 보수를 취하여 가산하게 되는 방법으로 하게 된다 이를 위하여 진-보-0-1기를 이용하는데 감산을 위해서는 진리표의 L값이 0인 부분을 사용하게 된다.

4. 7483의 동작원리
- 전가산기는 3개의 입력 비트들의 합을 계산하는 조합회로로 전가산기는 3개의 입력과 2개의 출력으로 구성된다. 와 로 표시된 입력 변수들은 더해질 현재 위치의 두 비트이며, 로 표시된 세 번째 입력 변수는 바로 전 위치로부터의 캐리이다. 3개의 비트를 더할 때 합은 0부터 3까지 나올 수 있고, 2와 3을 2진수로 표시하는데 2개의 자리수가 필요하므로 2개의 출력이 필요하다. 두 출력 중 합에 대해서는 S라는 기호로, Carry에 대해서는 C라는 기호로 표시한다. 3개의 비트의 합을 계산하여 앞의 자리수는 출력 Carry 가 되며, 뒤의 자리는 S로 표시된다. 전가산기의 진리표는 다음과 같다.

5. 7487 소자의 선정
- 진보영일기인 7487의 실제 소자인 SN74H87을 사용한다. 이 소자는 실제 진보영일기로서 C와 B의 제어입력과 4bit의 입력과 4bit의 출력을 가지게 된다.

6. 7483 소자의 선정
- 전가산기인 7483의 실제 소자인 74LS83을 사용한다. 이 소자는 전가산기로서 Carry와 4bit의 BCD 력을 가지게 된다.

참고자료

· - 전자통신전공실험, 김인태 저, 상학당.
· - 하이브리드 회로설계, 이영훈 저, 상학당.
· - 디지털 논리설계 및 실험, 이영훈, 오병주 공저, 남두도서