[Flowrian] Lookup Table 방식 곱셈기의 Verilog 설계 및 시뮬레이션 검증

소개

Lookup Table 방식 곱셈기는 롬 (ROM)에 곱셈 결과를 미리 저장해 놓고
승수와 비승수로 구성되는 주소값의 의해 곱셈 결과를 즉시 제공하는 방식의
곱셈기 구현 방식이다.

롬은 데이터를 저장하는 역할에 주로 사용되지만 어떤 복잡한 함수의 한정된
개수의 값들을 일일이 계산하지 않고 미리 계산된 값을 롬에 저장하여
Lookup Table로 사용하여 설계하는 경우가 종종 있다.

Lookup Table 방식의 설계방식은 복잡한 연산을 수행할 회로를 따로 설계할
필요가 없고, 동작속도가 굉장히 빠른 장점이 있는 반면 롬에 저장할 수 있는
메모리의 용량이 제한적이라는 단점이 있다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. Lookup Table 방식 곱셈기의 사양
2. 8 비트 레지스터의 Verilog 설계 및 검증
3. LUT 롬의 Verilog 설계 및 검증
4. 최상위 Lookup Table 방식 곱셈기의 Verilog 설계 및 검증

본문내용

본 설계는 총 3개의 모듈로 구성된다. 최하위 모듈은 레지스터 전송수준
(RTL, Register Transfer Level)에서 설계되었고, 상위 모듈들은 하위 모듈들의
조합으로 구조수준에서 설계되었다.

8 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증
LUT 롬 : RT 수준 Verilog 설계 및 시뮬레이션 검증
최상위 Lookup Table 방식 곱셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증

Verilog 언어를 이용하여 Lookup Table 을 응용하여 곱셈기를 구현하는 설계방식을 배울 수 있다.

참고자료

· 없음