[Flowrian] Mealy & Moore 타입 Level-to-Pulse 변환기의 Verilog 설계 및 시뮬레이션 검증

소개

본 문서에서는 Level-to-Pulse 변환기 회로를 Mealy 타입과 Moore 타입 상태도로 설계하고 이를 레지스터 전송수준의 Verilog 모델을 설계하고 검증한다. 다음 단계는 각 상태도로부터 유한상태머신의 논리회로도를 추출한 후에 구조수준의 Verilog 모델을 설계하고 검증한다.

본 문서는 독자들이 Mealy나 Moore 타입 상태도를 설계하고, 이로부터 유한상태머신의 논리회로를 추출하는 흐름에 대한 설계 방법을 설명하는 것을 목표로 한다. 그래서 비교적 간단한 Level-to-Pulse 변환기를 선택하여 4가지의 서로 다른 Verilog 코드를 모델링하여 검증한다.

Mealy나 Moore 타입 상태도를 이용한 유한상태머신 설계 및 Verilog 검증을 이해하려는 독자에게 유익하다.

목차

Verilog

본문내용

Level-to-Pulse 변환기는 입력 신호의 레벨이 ‘0’에서 ‘1’로 바뀌는 순간을 감지하여 한 클럭 폭을 갖는 하나의 펄스를 만들어 내는 회로이다. 이런 회로의 응용으로서 건널목에서 보행자 신호등을 빨간색에서 녹색으로 바뀔 것을 요청하기 위하여 설치된 버튼에 내장된 회로가 예가 될 수 있다.

Level-to-Pulse 변환기 회로는 아래와 같이 4가지 종류의 설계가 제시된다.
* Mealy 타입 상태도의 레지스터 전송 수준 설계 (2절)
* Mealy 타입 논리회로도의 구조 수준 설계 (3절)
* Moore 타입 상태도의 레지스터 전송 수준 설계 (4절)
* Moore 타입 논리회로도의 구조 수준 설계 (5절)

각각의 설계에 대하여 동작 원리를 설명하였고, 레지스터 전송 수준에서 설계된 Verilog 소스를 공개하였으며, 테스트벤치로 검증 파형을 정의하여 시뮬레이션으로 검증하였다. 시뮬레이션 검증파형으로 정상 동작을 검증하였다.

CAD 툴은 (주)시스템 센트로이드의 Flowrian으로 Verilog 코드를 설계하고 시뮬레이션 검증 하였다.

참고자료

· 없음