[Flowrian] 최대공약수 계산기의 Verilog 설계 및 시뮬레이션 검증

소개

최대공약수 (GCD, Greatest Common Divisor) 계산기는 0이 아닌 두 정수의 공통되는 약수 중에서 가장 큰 수를 찾아내는 모듈이다.

본 문서에서는 2가지 수준에서 최대공약수 알고리즘을 실행하는 Verilog 코드를 설계하고 시뮬레이션으로 정상 동작을 검증한다.

첫 번째 설계방식은 레지스터 전송수준에서 알고리즘을 Verilog 코드로 구현한다. Verilog 코드를 살펴보면 알고리즘을 실행하는 순서와 방법은 쉽게 이해할 수 있지만 합성 툴에 의해 생성될 논리회로의 구조에 대한 상세한 정보는 알 수 없다.

두 번째 설계방식은 연산을 수행하는 모듈들을 이용하여 논리회로도 구조를 설계하는 방식이다. 설계자가 구조를 결정하므로 회로가 시간이나 면적이 최적화 된 결과를 만들어낼 수 있다. 일반적으로 디지털 회로와는 달리 이 회로는 컨트롤러가 발생하는 제어신호의 명령을 따르지 않고 매 클럭 마다 연산을 반복 수행하면서 중간 결과를 레지스터에 저장하는 방식으로 동작하는 데이터패스만으로 구성된다.

목차

1. 최대공약수 계산기의 사양
2. RT 수준 최대공약수 알고리즘의 Verilog 설계 및 검증
3. 구조 수준 최대공약수 알고리즘의 Verilog 설계 및 검증
4. 2 입력 멀티플렉서의 Verilog 설계 및 검증
5. 8 비트 뺄셈기의 Verilog 설계 및 검증
6. 8 비트 비교기의 Verilog 설계 및 검증
7. 8 비트 레지스터의 Verilog 설계 및 검증

본문내용

본 설계는 최대공약수 (GCD, Greatest Common Divisor)을 계산하는 모듈을 레지스터 전송수준과 구조수준의 두가지 방식으로 에서 Verilog 언어을 사용하여 설계하고 시뮬레이션으로 검증한다.

논리회로도 구조는 데이터패스만으로 구성되어 매 클럭 마다 반복계산을 하여 최대공약수를 구하는 방식으로 설계되었다. 레지스터, 멀티플렉서와 비교기와 뺄셈기 등의 모듈들로 구성된다.

각 모듈들에 대하여 동작 원리를 설명하였고, 레지스터 전송 수준에서 설계된 Verilog 소스를 공개하였으며, 테스트벤치로 검증 파형을 정의하여 시뮬레이션으로 검증하였다. 시뮬레이션 검증파형으로 정상 동작을 검증하였다.

CAD 툴은 (주)시스템 센트로이드의 Flowrian으로 Verilog 코드를 설계하고 시뮬레이션 검증 하였다.

참고자료

· 없음