디지털 공학 설계프로젝트 팀별 최종 발표 PPT

*영*
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최초 등록일
2010.10.23
최종 저작일
2007.05
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소개글

디지털 공학 설계프로젝트 팀별 최종 발표 PPT입니다.

목차

입력, 출력 포트
Block Diagram
진행상황
전반적인 시스템 설명
VHDL Code
설계 변경사항 및 문제점, 고찰
FPGA 보드 구현

본문내용

■ 입력포트
Clock : 외부에서 시스템에 제공되는 클럭(100Hz 공급)
Switch1 : 시간, 날짜, 타이머, 알람 모드 변환 스위치
Switch2 : 모드내부에서 세부적 설정 선택 스위치
Set : 각 모드별 값의 증가

■ 출력포트
시, 분, 초 표시시 2개(10, 1)의 자리수 사용
10을 상위 자리 1를 하위 자리로 한다.
출력은 7-Segment를 이용하여 표현한다.
SEG_H10[6~0] : 시 표시의 상위 자리
SEG_H1[6~0] : 시 표시의 하위 자리
SEG_M10[6~0] : 분 표시의 상위 자리
SEG_M1[6~0] : 분 표시의 하위 자리
SEG_S10[6~0] : 초 표시의 상위 자리
SEG_S1[6~0] : 초 표시의 하위 자리
ALRAM : 알람신호

참고 자료

디지털 시스템 설계를 위한 VHDL / 김영철, 정연모, 조중휘, 홍윤식 공저 / 홍릉과학출판사

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