총 762개
-
컴퓨터구조_컴퓨터구조 과제12025.01.241. 레지스터 수와 비트 수 결정 컴퓨터의 중앙처리장치(CPU)를 설계할 때 레지스터의 수와 비트 수를 결정하는 것은 매우 중요한 문제이다. 레지스터는 매우 빠르게 작동하는 메모리로, CPU의 성능을 결정하는 핵심 요소 중 하나이지만, 주기억장치에 비해 고가이기 때문에 비용적인 측면도 고려해야 한다. 따라서 레지스터의 수와 비트 수를 결정할 때는 성능과 비용의 균형을 맞추는 것이 중요하다. 2. 개발 시간과 노력 레지스터의 수와 비트 수를 결정하는 데 있어 첫 번째로 고려해야 할 요소는 개발 시간과 노력이다. 레지스터는 CPU 내부...2025.01.24
-
논리회로와 부울대수, 카르노맵의 기본개념 및 상관관계2025.05.121. 논리회로 논리회로는 논리 게이트를 조합하여 논리식으로 표현한 것으로, 디지털 회로를 구성하는 기본적인 요소이다. 논리회로는 하나 이상의 이진 입력 값에 대해 논리 연산을 수행하여 논리적 출력 값을 얻도록 불 대수를 구현한 물리적 장치이다. 2. 부울대수 부울대수는 논리회로를 간단하게 하기 위한 수학적 도구이다. 부울대수에서는 참을 1, 거짓을 0으로 나타내고, NOT, AND, OR, XOR 등의 논리 연산자를 다룬다. 부울대수는 컴퓨터과학 분야에서 논리 연산을 수행하는데 중요한 역할을 한다. 3. 카르노맵 카르노맵은 임의의 ...2025.05.12
-
전자회로실험 과탑 A+ 결과 보고서 (실험 21 차동 증폭기 심화 실험)2025.01.291. MOS 차동 쌍 회로 주어진 MOS 차동 쌍 회로는 정전류원을 기반으로 한 차동 증폭기로, 신호 증폭과 공통 모드 신호 제거를 위한 고급 회로 구조를 가지고 있다. 주요 동작 원리는 입력 트랜지스터, 전류 거울, 부하 트랜지스터 등으로 구성되어 있으며, 공통 모드 제거, 정전류 안정성 등의 특성을 가지고 있다. 이 회로는 고속 신호 처리, 연산 증폭기의 입력단, 데이터 변환기 등 다양한 아날로그 회로에서 사용된다. 2. 실험 절차 및 결과 실험 절차에는 증폭기 설계를 위한 동작점 결정, 입력-출력 공통 모드 전압 레벨 확인, ...2025.01.29
-
[A+] 등가 전원 정리 실험레포트2025.05.161. 테브난의 정리 테브난의 정리는 복잡한 회로를 하나의 전원과 하나의 저항으로 구성된 등가회로로 표현할 수 있는 방법이다. 이를 통해 회로를 간단히 나타낼 수 있으며, 테브난의 등가 전압 V_th와 등가 저항 R_th를 구하는 방법을 설명하고 있다. 실험을 통해 테브난의 등가 전압과 등가 저항을 계산하고, 이를 통해 부하 전류 I_L을 구할 수 있다. 2. 노튼의 정리 노튼의 정리는 복잡한 회로를 하나의 전류원과 저항으로 표현할 수 있는 방법이다. 노튼의 등가 전류 I_N과 등가 저항 R_N을 구하는 방법을 설명하고 있으며, 실험...2025.05.16
-
아주대 전자회로실험 설계3 결과보고서2025.05.091. 최대 출력전압 및 주파수 측정 최대 출력전압(Vpp)은 43.014kHz에서 2.0884Vpp로 나타났습니다. 2. 3dB 감소 주파수 측정 최대 peak 값보다 3dB 감소(0.707) 하는 주파수는 40.918kHz와 45kHz로 측정되었습니다. 3. Center frequency 및 Center frequency gain 측정 Center frequency는 43.014kHz이며 gain은 1.044로 1에 가깝게 나왔습니다. 4. 3dB bandwidth 및 20dB bandwidth 측정 3dB bandwidth는 4...2025.05.09
-
논리회로설계실험 3주차 Adder 설계2025.05.151. 1-bit Full Adder 이번 실습에서는 1-bit full adder를 dataflow modeling과 gate-level modeling 두 가지 방법으로 직접 구현해 보았습니다. truth table과 Karnaugh map을 이용해 구한 Boolean expression을 바탕으로 구현하였으며, 이를 통해 adder의 작동 방식을 더 깊이 이해할 수 있었습니다. 2. 4-bit Full Adder 1-bit full adder를 이용하여 4-bit full adder를 구현하였습니다. 4개의 1-bit full ...2025.05.15
-
[A+]floyd 회로이론 예비레포트_12 테브낭 정리(LTspice 시뮬레이션)2025.05.131. 테브낭 정리 테브낭 정리는 임의의 선형회로를 내부 전압원과 내부 저항으로 구성된 등가회로로 변환할 수 있는 방법을 제공합니다. 이를 통해 회로의 특성을 간단하게 분석할 수 있습니다. 이 실험에서는 테브낭 등가회로를 구하고 부하저항의 효과를 비교하여 테브낭 정리의 유용성을 확인합니다. 2. 등가회로 변환 임의의 선형회로를 테브낭 등가회로로 변환하는 과정은 다음과 같습니다. 첫째, 구하려는 단자에서 부하저항을 제거하고 개방 단자 전압을 측정합니다. 둘째, 전원 등을 내부저항으로 대체하고 개방 단자에서 바라본 저항값을 계산합니다. ...2025.05.13
-
부울대수의 규칙(교환법칙, 결합법칙, 분배법칙, 드모르강의 정리) 증명2025.01.231. 부울대수의 기초 원리 부울대수는 0과 1, 즉 두 가지 값만을 가지며, 0은 논리적으로 거짓(False) 또는 낮은 전압 상태(Low)를, 1은 참(True) 또는 높은 전압 상태(High)를 의미한다. 이러한 이진 논리를 바탕으로 모든 논리 연산이 이루어진다. 2. 교환법칙 교환법칙은 OR 연산과 AND 연산 모두에 적용되며, 두 논리 연산에서 변수들의 순서를 바꾸어도 동일한 결과가 도출된다는 원칙이다. 이는 논리 회로에서 신호의 순서가 출력에 영향을 미치지 않도록 보장해 준다. 3. 결합법칙 결합법칙은 연산의 그룹화가 결과...2025.01.23
-
5주차 결과 보고서 19장 논리회로 응용 및 Karnaugh Map (1)2025.05.031. 논리회로 응용 논리회로 응용 및 Karnaugh Map 실험을 통해 논리식의 간략화와 논리회로 구성을 실험하였습니다. 주어진 부울 대수식을 이용하여 논리회로를 설계하고, 카르노 맵을 활용하여 간략화하는 과정을 수행하였습니다. 실험 결과를 통해 간략화된 회로와 원래 회로의 출력이 동일함을 확인하였습니다. 2. Karnaugh Map Karnaugh Map을 활용하여 주어진 부울 대수식을 간략화하는 과정을 수행하였습니다. Karnaugh Map을 통해 얻은 간략화된 식과 부울 대수식을 이용한 간략화 결과가 동일함을 확인하였습니다....2025.05.03
-
교류및전자회로실험 실험10-1_트랜지스터 증폭회로1 결과보고서2025.01.201. 트랜지스터 증폭회로 실험을 통해 트랜지스터에 의한 소신호 증폭회로의 기본이 되는 common emitter 증폭회로를 만들어보고 그 동작을 확인함으로써 트랜지스터 증폭회로의 이해를 높였다. 이를 통해 바이어스의 개념과 적절한 바이어스에 의한 동작점의 설정, 교류등가회로, 입출력 임피던스가 갖는 의미를 이해할 수 있었다. 2. 동작점 분석 실험 결과를 통해 트랜지스터의 컬렉터, 에미터, 베이스 단자의 전위를 측정하고 이로부터 동작점을 결정할 수 있었다. 예상값과 실제 측정값 간의 오차가 크지 않아 동작점 설정이 잘 이루어졌음을 ...2025.01.20
2 / 77
