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Triple DES(C 언어) 보안 보고서 프로그램2025.01.061. Triple DES 알고리즘 Triple DES는 기존 DES 알고리즘을 발전시킨 형태로, DES 알고리즘을 총 세 번 반복해 수행하는 특징을 가지고 있습니다. 이 과정에서 Triple DES는 데이터를 암호화할 때 EDE(Encryption – Decryption - Encryption) 방식을 사용하며, 복호화 과정에서는 DED(Decryption – Encryption - Decryption) 방식을 사용합니다. 이를 통해 기존 DES와의 호환성을 유지하면서도 보안 강화를 도모할 수 있습니다. 2. DES 알고리즘 구조 ...2025.01.06
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디지털 논리실험 6주차 예비보고서2025.05.061. ALU 74181의 기능 ALU 74181을 이용하여 네 자리 이진수의 덧셈을 구현하는 방법을 설명하였습니다. 74181의 A+B, XOR, A-B-1, AB minus 1 기능을 이용하여 이진수의 덧셈, 비교, 뺄셈 등을 수행할 수 있습니다. 2. 이진수 덧셈 구현 ALU 74181의 A+B 기능을 이용하여 네 자리 이진수의 덧셈을 구현하는 방법을 설명하였습니다. 입력 값이 active low이므로 실제 입력 값을 반대로 넣어야 하며, 출력 값 역시 active low임을 주의해야 합니다. 3. 이진수 비교 구현 ALU 74...2025.05.06
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컴퓨터에서 음수를 표현하는 방법을 정리하고 장단점을 기술하시오2025.05.141. 부호 크기 표현 부호 크기 표현에서 가장 중요한 비트(MSB)는 부호 비트로 예약되어 숫자가 양수인지 음수인지를 나타낸다. 나머지 비트들은 숫자의 크기 또는 절대값을 나타낸다. 장점은 간단한 해석과 양수와 음수의 명확한 구분이며, 단점은 이중 표현과 비효율적인 산술 연산이다. 2. Two의 보완 표현 두 개의 보어 표현에서 음수는 두 개의 보어를 양수로 표현한다. 장점은 0에 대한 단일 표현과 단순화된 산술 연산이며, 단점은 규모 해석의 복잡성과 잠재적인 오버플로 문제이다. 2의 보완 표현은 산술 계산의 효율성과 고정된 수의 ...2025.05.14
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고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
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[논리회로실험] 실험3. 가산기&감산기 결과보고서2025.05.051. 반가산기 반가산기는 두 개의 입력값 비트를 더해 합 S와 Co의 값이 출력되므로 입출력이 각각 2개 있다. 이때 S는 합이고 Co은 자리올림을 나타낸다. 진리표는 예비보고서의 예상 결과 값과 동일하게 나왔다. 2. 전가산기 전가산기 회로의 구성은 반가산기 두 개를 사용하고 이에 OR 게이트를 추가로 사용하였다. 반가산기와의 차이는 올림수를 처리한다는 것인데 이로인해 자리올림수 Ci가 추가됨을 알 수 있다. 진리표는 실험1과 마찬가지로 예비보고서의 결과 값과 동일하게 나왔다. 3. 반감산기 반감산기는 한 자리 2진수를 뺄셈하여 ...2025.05.05
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정보통신개론 ) 패리티 비트, CRC 에러 검출, 비교 관련, 채널용량2025.04.281. 패리티 비트 정보, 비트를 이용하는 방식과 비트 구성열을 이용하는 방식으로 패리티 비트를 구하고, 에러 발견 방법을 표현하였다. 패리티 비트는 2의 거듭제곱 부분에 배치되어 그 위치에서 홀수 패리티 조건을 만족하도록 만드는 것이다. 에러 발생 확인은 패리티 비트를 포함한 수에 대하여 각 비트 확인 시 홀수인지 확인하여 오차가 없음을 확인할 수 있다. 2. CRC 에러 검출 수신 메시지가 11000110일 때, CRC 부호화를 위해 에러가 발생하였는지 판단하고, 에러 발생 시 FCS를 4bit로 표현하였다. 또한 10001110...2025.04.28
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아날로그 및 디지털회로 설계 실습 실습9_4-bit Adder 회로 설계_예비보고서2025.01.211. 조합논리회로 설계 조합논리회로의 한 예로 가산기 회로를 설계하는 방법을 이해한다. 전가산기에 대한 진리표를 작성하고 Karnaugh 맵을 이용하여 간소화된 불리언식을 구한다. 이를 바탕으로 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하고, XOR gate를 이용하여 보다 간소화된 다단계 조합 논리회로를 설계한다. 마지막으로 2Bit 가산기 회로를 설계한다. 2. 전가산기 설계 전가산기에 대한 진리표를 작성하고 Karnaugh 맵을 이용하여 간소화된 불리언식을 구한다. 이를 ...2025.01.21
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디지털 논리실험 5주차 예비보고서2025.05.061. 전가산기 전가산기는 뒷자리에서 올라온 자리 올림수 을 포함하여 1 Bit 이진수 3개의 덧셈을 연산하여 합인 ∑ 과 자리 올림인 을 출력하는 장치이다. 입력 값 중 1이 홀수 개이면 ∑ 는 1, 짝수 개이면 0이 됨을 확인할 수 있다. 또한 1이 두 개 이상일 때 C 는 1, 나머지 경우에는 0을 출력한다. 2. 반가산기 반가산기는 1비트 이진수 2개의 덧셈을 연산하여 합(Sum)과 자리올림 캐리(Carry)를 출력하는 장치이다. ∑ ′ ′ ⊕ 이고 ∙ 이므로 A와 B가 모두 0일 때는 합과 캐리가 모두 0, ...2025.05.06
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[A+보장]한양대에리카A+맞은 레포트,논리회로설계및실험2025.01.151. 반가산기 반가산기는 2진수 한자리를 덧셈하여서 Carry값과 Sum의 결과를 출력한다. 구조는 출력2개와 입력2개로 구성되어 있으므로 가산기의 기본적인 기능을 수행 가능하다. Sum은 두 Bit를 합한 것을 의미하고, Carry는 상위 비트로 올라갈 때의 자리를 올려주는 수를 의미한다. 반가산기의 진리표를 확인하고, 회로를 구현할 수 있다. 2. 전가산기 전가산기는 반가산기에서 Carry를 입력에 추가하면 전가산기의 구조가 나온다. 각각의 bit와 전의 bit에서 올라오는 Carry의 덧셈 연산이라고 불린다. Cin(Carry...2025.01.15
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한양대 Half adder & Full adder2025.05.041. 반가산기 (Half adder) 반가산기는 기본적인 덧셈 연산을 하는 장치로, 입력 2개(a,b)와 출력 2개(c,s)로 구성됩니다. 출력 C는 Carry로 상위 비트로 올라가는 자리 올림 수를 의미하고, 출력 S는 Sum으로 두 비트의 합을 나타냅니다. 반가산기는 OR, NOT, AND 등의 게이트를 활용해 회로를 구성할 수 있습니다. 2. 전가산기 (Full adder) 전가산기는 이진수의 한 자릿수를 연산하고, 하위 비트에서 올라오는 자리올림수 입력을 포함하여 출력합니다. 전가산기는 입력 Cin, A, B와 출력 Cout...2025.05.04
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