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홍익대_디지털논리회로실험_9주차 예비보고서_A+2025.01.151. 8-bit Serial-in Parallel-out Shift Register 74164 74164의 datasheet를 확인하고 의 역할에 대하여 설명하였습니다. MR은 ACTIVE LOW로 작동하며 HIGH가 입력될 경우 74164 칩은 Shift register의 본래 기능을 수행하고, LOW가 입력될 경우 다른 입력에 무관하게 Q0~Q7에 0이 출력됩니다. A와 B는 AND게이트로 묶여 D에 입력되는데, A와 B 모두 HIGH일 때만 D에 1이 입력되므로 A 또는 B를 EN으로 활용할 수 있습니다. 2. 링 카운터 링 ...2025.01.15
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홍익대학교 디지털논리실험및설계 3주차 예비보고서 A+2025.05.041. 2-bit 복호기 2-bit 복호기의 경우 2-bit input의 가능한 모든 조합 4가지 (00, 01, 10, 11) 각각에 대한 디코딩 게이트의 출력을 통해서 어떤 input이 들어왔는지 확인할 수 있습니다. 기본 실험 (1) 회로의 경우 (00, 01, 10, 11)에 대한 디코딩 게이트는 각각 (Y0, Y1, Y2, Y3)이고, 어떤 input 이냐에 따라서 특정 디코딩 게이트의 출력만 1이 되고 나머지는 0인 Active HIGH로 회로가 설계되었기 때문에 디코딩 게이트의 출력을 LED를 통해 확인함으로써 어떤 in...2025.05.04
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디지털 논리실험 7주차 예비보고서2025.05.061. S-R Latch S-R Latch는 S와 R 입력에 따라 출력 값이 변화한다. S=1, R=0 또는 S=0, R=1이면 출력 값이 변화하고, S와 R이 모두 0이면 출력 값을 유지한다. S와 R이 모두 1일 때는 출력 값이 모두 0이 되어 Invalid 상태가 된다. 2. Pulse Detector와 CLK Pulse Detector는 CLK 신호가 내려가는 타이밍에만 가상의 enable 값이 1이 되어 J와 K 값을 읽는다. 이를 통해 CLK 신호의 순간적인 변화를 감지할 수 있다. 3. J-K Flip-flop J-K F...2025.05.06
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홍익대_디지털논리회로실험_5주차 예비보고서_A+2025.01.151. 전가산기 전가산기는 입력 3개를 받아 2개의 결과를 출력한다. 이때 입력에는 자리올림수가 포함되어있다고 생각할 수 있다. 전가산기는 3개의 입력을 이진수로 더해 이진수 결과로 나타내준다. 은 이진수로 합한 결과의 2^1의 자리를 표현한다. 그러므로 입력값 3개 중 2개 이상이 1일 경우에만 = 1이여야한다. 이를 = AB+ (A⊕B으로 구현했다.∑는 이진수로 합한 결과의 2^0의 자리를 표현하므로 입력값 3개 중 1개 또는 3개가 1일 때, 즉 1이 홀수개일 때만 ∑ = 1이여한다. 이를 ∑ = (A⊕B으로 구현했다. 2....2025.01.15
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홍익대학교 디지털논리실험및설계 5주차 예비보고서 A+2025.05.041. 전가산기 전가산기는 2개의 입력 비트와 입력 캐리를 받아 합의 출력과 출력 캐리를 발생합니다. 즉, 기본적으로 전가산기는 1비트 크기의 2진수 3개를 입력으로 받아서 그것들의 이진 덧셈 결과를 출력하는 시스템이라고 생각할 수 있습니다. 전가산기의 진리표로부터 합의 출력 (Σ) = (A XOR B) XOR C(in)이고 출력 캐리 (C(out)) = (A AND B) OR {(A XOR B) AND C(in)}이 됩니다. 따라서 [그림 2]의 회로는 전가산기로 동작하게 됩니다. 2. 반가산기 반가산기는 1비트 크기의 2진수 2개...2025.05.04
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디지털 논리실험 10주차 예비보고서2025.05.061. 비동기식 카운터와 동기식 카운터 비동기식 카운터는 첫 번째 D Flip-flop의 CP입력에만 CLK 펄스가 입력되고 앞쪽에 있는 D Flip-flop의 출력 값이 뒤쪽에 있는 D Flip-flop의 CLK으로 들어간다. 반면 동기식 카운터는 모든 J-K Flip-flop이 하나의 CLK으로 연결 되어 있다. 두 카운터는 모두 CLK을 줄 때 마다 숫자를 카운트 하는데 실험은 4-bit 카운터이므로 0부터 15까지 순차적으로 나타낸다. 반면 하나의 펄스가 입력되면 모든 J-K Flip-flop이 동시에 작동하는 동기식 카운터와...2025.05.06
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홍익대_디지털논리회로실험_7주차 예비보고서_A+2025.01.151. S-R Latch와 - Latch Latch는 1비트의 정보를 저장할 수 있는 회로이다. S-R Latch의 경우 S, R의 값이 1,1일 때 결과값이 invalid하고 0,0이면 이전 결과값을 그대로 출력한다. 입력이 1,0이면 Q와 에 1,0을 출력하고 입력이 0,1이면 Q와 에 0,1을 출력한다. - Latch는 S-R Latch와 작동원리는 같지만 입력이 ACTIVE LOW로 작동한다. 2. Pulse detector와 CLK CLK는 출력을 특정 타이밍에 동기화하여 내기 위한 것이다. Pulse detector는 CL...2025.01.15
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홍익대 디지털논리실험및설계 4주차 예비보고서 A+2025.05.161. 멀티플렉서와 부호기(encoder)의 차이 멀티플렉서는 n개의 입력값을 받고 그 중 하나의 값만 선택하여 출력하는 단자이다. 부호기는 이진수를 사람이 읽을 수 있는 형태의 문자로 해석해주는 단자로, 2^n개의 입력값을 받고 n개의 출력값 중 하나에만 유의미한 숫자를 출력한다. 멀티플렉서는 데이터 선택기 라고도 불리며 선택된 입력값을 그대로 출력하지만, 부호기는 입력값을 이진수로 부호화하여 출력한다는 차이가 있다. 2. 4-to-1 Multiplexer 74153, 2-to-1 Multiplexer 74157, 1-of-4 De...2025.05.16
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홍익대학교 디지털논리실험및설계 7주차 예비보고서 A+2025.05.041. S-R Latch와 S'-R' Latch S'-R' Latch는 일종의 메모리 역할을 할 수 있는 device라고 볼 수 있습니다. 즉, 두 가지 상태 (Set, Reset)를 Q에 쓰기도 하고 그 상태를 저장할 수도 있습니다. S-R Latch의 경우 Active HIGH 입력을 가지기 때문에 S'-R' Latch와 반대의 논리 레벨을 사용한다는 점을 제외하고는 유사한 동작을 하게 됩니다. 2. Pulse detector와 CLK Pulse detector 회로의 경우 이론적으로는 CLK에 1이 입력으로 들어오든 0이 입력으...2025.05.04
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홍익대_디지털논리회로실험_4주차 예비보고서_A+2025.01.151. 멀티플렉서와 부호기(encoder)의 차이 멀티플렉서는 여러 가지의 입력 중 하나를 골라 그대로 출력하지만, 부호기는 입력 신호에 대응하는 출력 단자의 조합에 맞춰 출력한다. 멀티플렉서는 선택하는 것이지만 부호기는 변환하는 것이라 볼 수 있다. 2. 4-to-1 Multiplexer 74153, 2-to-1 Multiplexer 74157, 1-of-4 Decoder 74139, 3-INPUT AND 게이트 7411의 datasheet 74153 칩에는 4-to-1 multiplexer가 2개 들어있으며 EN은 Active l...2025.01.15
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