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디지털시스템실험 A+ 9주차 결과보고서(Sequential Circuit)2025.05.141. 동기식 UP/DOWN Counter 설계 이번 실험을 통해 동기식 카운터와 비동기식 카운터의 차이점을 알게 되었습니다. 엘리베이터 코드토의를 작성할 때 if문 안에 module을 불러오면 오류가 떠서 모듈을 이용하지 않고 q값의 변화에 관한 코드를 이용하였습니다. 2. 카운터를 이용한 Sequential Circuit 미니프로젝트 설계 또한 모듈의 입력값이나 출력값이 두 자리 이상일 때 하나로 묶어서 넣어 주게 되면 값이 제대로 전달되지 않는다는 것을 알게 되었습니다. 1. 동기식 UP/DOWN Counter 설계 동기식 UP...2025.05.14
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디지털시스템설계실습_HW_WEEK82025.05.091. 16x8bit Register file 이번 과제에서는 16x8bit Register file을 구현했습니다. 이 구조는 4bit의 address, 8bit의 data 크기, 16개의 저장공간을 가지고 있습니다. wr_enable이 활성화되면 clk 신호에 맞춰 din 값이 wr_addr에 입력되어 저장됩니다. 이를 통해 데이터가 저장되는 과정을 이해할 수 있었습니다. 2. Shift Register Shift Register 모듈을 구현하면서 clk이 positive edge일 때 qout이 shift되는 과정을 통해 동작 ...2025.05.09
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디지털시스템설계 실습 13주차2025.05.091. 8bit -carry lookahead adder 하위모듈 구현 이번 실습에서는 8비트 carry lookahead adder의 하위 모듈을 구현하였습니다. carry lookahead adder는 carry 전파 지연을 줄이기 위해 설계된 adder 회로입니다. 이를 통해 더 빠른 연산 속도를 달성할 수 있습니다. 2. 32bit -carry select adder 모듈 구현 또한 32비트 carry select adder 모듈을 구현하였습니다. carry select adder는 carry 발생 여부에 따라 두 개의 결과를...2025.05.09
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[디지털공학개론] 아래의 POS형 부울 함수들에 대한 카르노 맵을 작성하세요. 단, 맵에는 '0'으로 채워지는 셀들만 표시하세요.2025.01.211. 부울 함수 간소화 이번 분석을 통해 카르노 맵을 사용하여 POS형 부울 함수를 시각화하고 간소화하는 방법을 확인했습니다. 각 함수에서 '0'으로 표시된 셀들은 함수가 0이 되는 특정 조건을 나타내며, 이를 통해 함수의 최적화를 도출할 수 있습니다. 카르노 맵은 복잡한 부울 함수를 시각적으로 이해하고 간소화하는 강력한 도구입니다. 이 방법은 특히 디지털 회로 설계에서 회로의 효율성을 높이는 데 유용합니다. 회로의 크기, 비용, 전력 소비를 줄이고, 성능을 향상시키는 데 중요한 역할을 합니다. 2. 디지털 논리 회로 설계 카르노 ...2025.01.21
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디지털 공학을 설명하고 2-입력 부울함수를 이용하여 2-입력 부울함수 곱셈을 구현하시오2025.01.181. 디지털 공학 디지털 공학은 아날로그 신호를 디지털 데이터로 변환하여 정보를 저장, 전송, 처리하는 시스템을 다룬다. 디지털 시스템은 기본적으로 입력 장치, 논리 게이트, 출력 장치로 구성되며, 고속성, 정확성, 신뢰성, 유연성 등의 장점을 가지고 있다. 디지털 회로의 구성 요소로는 논리 게이트, 플립플롭, 디코더, 인코더, 멀티플렉서 등이 있다. 2. 부울 대수와 논리 게이트 부울 대수는 부울 변수와 논리 연산자를 사용하여 부울 함수를 다루는 대수적인 체계이다. 대표적인 논리 게이트로는 AND, OR, NOT, XOR, NAN...2025.01.18
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디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
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고려대학교 디지털시스템실험 A+ 11주차 결과보고서2025.05.101. 컴퓨터 시스템의 기본 구조 이번 실험을 통해 컴퓨터가 폰 노이만 구조로 이루어져 있다는 것을 알게 되었습니다. 코드를 작성하면서 간단한 동작을 구현하는 데 매우 복잡한 코드가 필요하다는 것을 느꼈고, 한 글자의 실수로 아예 값이 출력되지 않는 경험을 많이 하였습니다. 2. 데이터 경로(Data Path) 모듈 설계 및 구현 입력값과 출력값이 서로서로 연결되어 있는 구조를 코딩할 때에는 알맞은 값이 잘 입력되고 있는지 확인하는 것이 중요하다는 것을 깨달았습니다. 1. 컴퓨터 시스템의 기본 구조 컴퓨터 시스템의 기본 구조는 매우 ...2025.05.10
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고려대학교 디지털시스템실험 A+ 13주차 결과보고서2025.05.101. 컴퓨터 시스템의 기본 구조 이번 실험을 통해 Simple Computer의 동작을 구현해 보고 이해할 수 있었습니다. Control Unit, Data Path, Register File, Function Unit 등 컴퓨터 시스템의 기본적인 구조를 이해하고 실험을 진행했습니다. 2. Simple Computer 시뮬레이션 코드를 작성하고 시뮬레이션을 돌려보는 과정에서 코드 작성 순서를 지키지 않거나 Radix 설정을 잘못하는 등 작은 실수들이 여러 번 있었지만, 그만큼 많이 배울 수 있었습니다. Simple Computer의...2025.05.10
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NAND와 NOR 게이트를 이용한 AND, OR, NOT 게이트 구현2025.05.111. NAND 게이트를 이용한 AND 게이트 구현 NAND 게이트는 두 입력이 모두 참일 때만 거짓을 출력하는 게이트이다. 따라서, NAND 게이트의 출력을 다시 NAND 게이트의 입력으로 연결하면 AND 게이트를 얻을 수 있다. AND 게이트의 논리식은 Q = (A NAND B) NAND (A NAND B)이며, 부울 대수를 통해 증명하였다. 2. NOR 게이트를 이용한 AND 게이트 구현 NOR 게이트는 두 입력이 모두 거짓일 때만 참을 출력하는 게이트이다. 따라서, NOR 게이트를 이용하여 AND 게이트를 구현하기 위해서는 입...2025.05.11
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디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
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