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홍익대학교 집적회로설계 최종프로젝트2025.04.261. 3-stage Pseudo-Differential Ring Oscillator 프로젝트는 3-stage Pseudo-Differential Ring Oscillator와 Frequency Divider 회로를 설계하는 것이다. 먼저 PMOS와 NMOS의 크기 비율을 3:1로 설정하고, TSPC D-Flip Flop 구조를 사용하여 Frequency Divider를 구현하였다. 회로의 Capacitance 성분을 고려하여 Duty Cycle을 50%로 맞추기 위해 노력하였다. 또한 Cross Coupled Inverter를 활용...2025.04.26
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A+ 광통신 - 15. Eye Diagram, Dark current, BER2025.01.041. Eye Diagram Eye Diagram은 광 또는 전기 신호의 누적ㆍ중첩된 전압 파형을 시간축 상에서 나타낸 것으로, 데이터 신호의 품질을 확인할 수 있는 방법입니다. 부호간 간섭이나 잡음에 의해 오염된 수신 신호의 품질을 살펴볼 수 있으며, 시리얼 통신에서 가장 기본적인 측정법입니다. Eye Diagram을 통해 최적의 샘플링 시간, 시간 오차에 대한 민감도, 잡음 여유, 최대 왜곡, 타이밍 지터, 심볼간 간섭 등을 확인할 수 있습니다. 2. Dark current Dark current는 광자가 장치에 들어가지 않는 경...2025.01.04
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논리설계 및 실험 7: 래치와 플립플롭2025.12.101. 래치(Latch)와 플립플롭(Flip-Flop) 래치는 클럭 입력이 없는 기억소자로 SR-래치와 D-래치가 있으며, NOR 게이트나 NAND 게이트로 구성된다. 플립플롭은 클럭 입력을 가지는 기억소자로 클럭 입력에 반응하여 출력 상태를 변경한다. D-플립플롭, SR-플립플롭, JK-플립플롭, T-플립플롭 등이 있으며, 상승 에지 트리거와 하강 에지 트리거에 따라 동작이 달라진다. 2. 피드백(Feedback)과 순서회로 피드백은 게이트의 출력이 회로 내 다른 게이트의 입력으로 다시 연결되는 것을 의미한다. 순서회로(Sequen...2025.12.10
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논리회로및실험 레포트2025.01.181. Clock Control Block Clock Control Block은 50 MHz의 오실레이터와 표시부, 클럭 제어부로 구성되어 있습니다. 사용자가 Clock Control Switch를 이용하여 16개의 클럭을 선택할 수 있으며, 7-Segment와 LED를 통해 현재 FPGA 디바이스 모듈로 공급되는 클럭 값과 주파수 대역을 확인할 수 있습니다. 또한 FPGA 디바이스 모듈에 별도의 오실레이터를 장착하여 사용할 수 있습니다. 2. 7-Segment Array 4개의 7-Segment가 하나로 구성된 7-Segment L...2025.01.18