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디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
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Semiconductor Device and Design - 9-102025.05.101. 1비트 가산기 및 감산기의 레이아웃 1비트 가산기 및 감산기의 레이아웃을 설명합니다. 캐리, 합, XOR 신호를 사용하여 1비트 가산기와 감산기의 회로를 구현합니다. 스위치를 0으로 설정하면 가산기, 1로 설정하면 감산기로 동작합니다. 2. 1비트 가산기 및 감산기의 기능 1비트 가산기와 1비트 감산기의 기능을 설명합니다. 1비트 가산기는 두 입력 비트와 캐리 비트를 더하여 합과 새로운 캐리 비트를 출력합니다. 1비트 감산기는 두 입력 비트와 캐리 비트를 빼서 차와 새로운 캐리 비트를 출력합니다. 3. 병렬 가산기 회로의 기능...2025.05.10
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64비트 시스템의 데이터 처리 능력2025.05.061. 64비트 시스템의 데이터 처리 능력 64비트 시스템은 한 번에 64비트 크기의 데이터를 처리할 수 있습니다. 이는 32비트 시스템과 다르게 64비트 아키텍처를 가지고 있어 64비트 크기의 데이터를 한 번에 레지스터에 올리고 처리할 수 있습니다. 따라서 64비트 시스템은 32비트 시스템보다 더 높은 처리 속도와 성능을 보여줍니다. 하지만 64비트 시스템은 32비트 시스템보다 더 많은 메모리와 비용이 필요하며, 32비트 애플리케이션 실행 시 호환성 문제가 발생할 수 있습니다. 1. 64비트 시스템의 데이터 처리 능력 64비트 시스...2025.05.06
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논리회로설계실험 3주차 Adder 설계2025.05.151. 1-bit Full Adder 이번 실습에서는 1-bit full adder를 dataflow modeling과 gate-level modeling 두 가지 방법으로 직접 구현해 보았습니다. truth table과 Karnaugh map을 이용해 구한 Boolean expression을 바탕으로 구현하였으며, 이를 통해 adder의 작동 방식을 더 깊이 이해할 수 있었습니다. 2. 4-bit Full Adder 1-bit full adder를 이용하여 4-bit full adder를 구현하였습니다. 4개의 1-bit full ...2025.05.15
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디지털시스템설계실습_HW_WEEK122025.05.091. 32-bit ALU 설계 이번 실습에서는 32비트 ALU(Arithmetic Logic Unit)를 설계하고 구현하였습니다. 하위 모듈인 Full Adder, ALU_1, ALU_2를 구현한 후 이를 활용하여 32비트 ALU Top Module과 Pipeline Top Module을 구현하였습니다. 다양한 ALU 연산(AND, OR, ADD, SUB, SET ON LESS THAN)을 수행하고 그 결과를 시뮬레이션을 통해 확인하였습니다. 또한 Synthesis 후 Schematic을 분석하여 Critical Path Delay...2025.05.09
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정보통신개론 ) 패리티 비트, CRC 에러 검출, 비교 관련, 채널용량2025.04.281. 패리티 비트 정보, 비트를 이용하는 방식과 비트 구성열을 이용하는 방식으로 패리티 비트를 구하고, 에러 발견 방법을 표현하였다. 패리티 비트는 2의 거듭제곱 부분에 배치되어 그 위치에서 홀수 패리티 조건을 만족하도록 만드는 것이다. 에러 발생 확인은 패리티 비트를 포함한 수에 대하여 각 비트 확인 시 홀수인지 확인하여 오차가 없음을 확인할 수 있다. 2. CRC 에러 검출 수신 메시지가 11000110일 때, CRC 부호화를 위해 에러가 발생하였는지 판단하고, 에러 발생 시 FCS를 4bit로 표현하였다. 또한 10001110...2025.04.28
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아날로그 및 디지털 회로 설계 실습 결과보고서 - 4-bit adder 회로설계2025.05.151. 4-bit adder 회로 설계 이번 설계 실습에서는 기본적인 전가산기를 설계한 후 이를 응용하는 실습을 진행하였다. 다만, 제목에서는 4bit adder의 회로였으나 실제 실습 시에는 A0A1 + B0B1을 실행하는 2bit adder를 구현하였다. 이 과정에서, carry bit로 인한 영향과, output으로 나타나는 덧셈 결과를 LED의 점등으로 확인하며 진행하였다. 실제로 실습을 진행하며 입력하는 값에 맞게 계산하여 출력을 예측하여 미리 진리표를 작성하고 실습을 진행하였는데, 실제 나타난 값 역시 이와 같은 값이 나타...2025.05.15
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컴퓨터에서 음수를 표현하는 방법을 정리하고 장단점을 기술하시오2025.05.141. 부호 크기 표현 부호 크기 표현에서 가장 중요한 비트(MSB)는 부호 비트로 예약되어 숫자가 양수인지 음수인지를 나타낸다. 나머지 비트들은 숫자의 크기 또는 절대값을 나타낸다. 장점은 간단한 해석과 양수와 음수의 명확한 구분이며, 단점은 이중 표현과 비효율적인 산술 연산이다. 2. Two의 보완 표현 두 개의 보어 표현에서 음수는 두 개의 보어를 양수로 표현한다. 장점은 0에 대한 단일 표현과 단순화된 산술 연산이며, 단점은 규모 해석의 복잡성과 잠재적인 오버플로 문제이다. 2의 보완 표현은 산술 계산의 효율성과 고정된 수의 ...2025.05.14
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[논리회로설계실험] 1bit full adder & 4bit full adder (logic gate 구현)(성균관대)2025.01.161. Full Adder Full adder는 가산기로 입력된 값의 합을 이진수로 표현하고 남는 값은 C를 통해 내보내는 기능을 한다. 1bit full adder에서는 A, B, Cin을 입력 받고 Sum으로 출력하며, Cin은 남는 값을 내보내는 역할을 한다. 4bit full adder는 1bit full adder를 모듈화하여 병렬로 4개 연결하고 새로운 A[n], B[n]의 값을 입력 받아 최종적인 값을 도출한다. 이를 통해 full adder는 모든 비트수에 대해 사용 가능하다는 것을 알 수 있다. 2. 1bit Full...2025.01.16
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확인학습 1-3 작성 과제2025.05.021. 4비트 초과 코드표와 2의 보수 코드표 4비트 초과 코드표와 2의 보수 코드표를 만드는 방법에 대해 설명합니다. 4비트 초과 코드표는 10진수 값을 4비트 이상의 이진수로 표현하는 방법이며, 2의 보수 코드표는 음수를 표현하기 위해 사용되는 방법입니다. 2. 16비트 정수 표기 방식의 값 범위 16비트 정수 표기 방식에서 표현 가능한 값의 범위는 -32,768 ~ 32,767입니다. 이는 2의 보수 표현 방식에 따라 -2^15 ~ 2^15-1 범위의 값을 나타낼 수 있습니다. 3. 2의 보수 표현 방식의 10진수 변환 8비트 ...2025.05.02
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