1. 전가산기 회로 설계 이번 실험실습에서는 입력 조합에 따라 출력이 결정되는 조합 논리 회로를 설계하는 방법을 익히고, 조합 논리 회로의 가산기 회로 중 전가산기 회로를 설계하였습니다. Inverter와 AND/OR gate를 활용하여 전가산기를 설계하였고, 전가산기의 진리표와 일치하게 동작하였습니다. 또한 XOR gate를 통해 S, AND/OR gate를 통해 Cout을 출력하는 전가산기를 설계하였고, 이 방식이 AND/OR gate를 이용한 전가산기보다 더 적은 수의 gate를 통해 단순하고 효율적으로 설계할 수 있다는 것을...

1. 조합 논리 회로 조합 논리 회로란, 논리 회로에서 그 출력이 생각하고 있는 시점에서의 회로 입력 값만으로 정해지는 회로를 의미한다. 본 실습 9에서는 이러한 조합 논리 회로의 예로 두 개 이상의 수를 입력하여 이들의 합을 출력으로 나타내는 회로인 가산기 회로를 설계해보았다. 본 실습 9를 통해 조합논리회로의 예시인 전가산기의 동작과 기능에 대해 학습할 수 있다. 2. 전가산기 회로 설계 첫 번째 실험으로, AND/OR gate를 이용하여 전가산기를 설계한 결과, 전가산기 진리표와 동일하게 동작하는 것을 확인할 수 있었다. 두 ...