VHDL-1-가산기,감산기

목차

Ⅰ. 실습제목: 반가산기
1. 주제 배경 이론
2.1 소스코드 설명(Schematic)
2.1 소스코드 설명(VHDL)
3. 시뮬레이션 결과 및 설명

Ⅱ. 실습제목: 전가산기
1. 주제 배경 이론
2.1 소스코드 설명(Schematic)
2.1 소스코드 설명(VHDL)
3. 시뮬레이션 결과 및 설명

Ⅲ. 실습제목: 반감산기
1. 주제 배경 이론
2.1 소스코드 설명(Schematic)
2.1 소스코드 설명(VHDL)
3. 시뮬레이션 결과 및 설명

Ⅳ. 실습제목: 전감산기
1. 주제 배경 이론
2.1 소스코드 설명(Schematic)
2.1 소스코드 설명(VHDL)
3. 시뮬레이션 결과 및 설명

Ⅴ. 실습제목: 8bit 가산기
1. 주제 배경 이론
2.1 소스코드 설명(Schematic)
2.1 소스코드 설명(VHDL)
3. 시뮬레이션 결과 및 설명

Ⅵ. 실습제목: 4bit 가감산기
1. 주제 배경 이론
2.1 소스코드 설명(Schematic)
2.1 소스코드 설명(VHDL)
3. 시뮬레이션 결과 및 설명

Ⅶ. 토의 및 실습소감

본문내용

실습제목: 반가산기

1. 주제 배경 이론

2진수의 덧셈을 구현하는 회로이다. 한 자리 수만 존재한다고 가정한다. 이때 두 수의 합은 일의 자리에 나타나고 받아올림이 발생하면 그 다음 자리수에 할당이 된다. 이것을 진리표로 그리면 다음과 같다.

이것을 카르노맵을 이용하여 최적화를 진행한다. 먼저 Sum과 Carry에 대해 각각의 카르노맵을 그린다.

각각의 부울식을 쓰면 Sum = A’B+AB’ = A xor B, Carry = AB 이다.

2.1 소스코드 설명(Schematic)

카르노맵을 통해 나온 부울식인 Sum = A’B+AB’ = A xor B, Carry = AB를 그대로 설계한 것이다. X, Y 2개의 입력을 XOR, AND 게이트에 각각 넣어서 출력 Sum, Carry를 구한다.

2.1 소스코드 설명(VHDL)

소스코드
library ieee;
use ieee.std_logic_1164.all;

entity Half_Adder is
port( X : in std_logic;
Y : in std_logic;
S : out std_logic;
C : out std_logic);
end Half_Adder;

architecture Dataflow of Half_Adder is

begin
S <= X xor Y;
C <= X and Y;

end Dataflow;

설명
--포트를 2개의 입력과 2개의 출력으로 설정했다.
--실제 동작을 결정하는 코드로 위에서 나온 부울식을 그대로 작성하여 Sum에서는 입력의 xor을 Carry는 and를 사용하여 대입했다.

3. 시뮬레이션 결과 및 설명
Schematic
VHDL

X는 50ns, Y=100ns의 주기로 입력했다.

I) 0~50ns -> X=0, Y=0
Sum, Carry 모두 0이 나왔다.

참고 자료

없음