디지털 논리회로의 응용 가산기/비교기/멀티플렉서/디멀티플렉서

소개글

실험 레포트 A 받은 레포트입니다

목차

1.실험 목표
2.실험 이론
3.실험 재료 및 장비
4.실험 방법
5.실험결과
6.결과분석및토의
7.참고문헌

본문내용

1.실험 목표
(1)반가산기와 전가산기의 원리를 이해한다.
(2)비교기의 원리를 이해하고 이를 응용한 회로를 구성할 수 있다.
(3)멀티플렉서의 원리를 이해한다.

2.실험 이론
(1)가산기
가산기는 덧셈을 수행하는 디지털회로이다. 가산기는 여러 진법에 대해서 사용되지만 가장 일반적인 경우 2진수에서 사용된다.
좌측의 그림은 반가산기와 반가산기의 진리표이다. 반 가산기는 한자리 수 이진수인 A, B를 더하는 역할을 한다. 반 가산기는 2가지 출력, Sum(S)과 Carry(C)를 가지고 있다. Carry는 자리올림수를 출력한다. 이 회로의 최종값은 2C+S가 된다.
전가산기는 한자리 수 이진수를 연산하고 하위의 자리올림수 입력을 포함해서 결과값을 출력하는 가산기이다. 입력이 피연산자인 A, B 2개와 자리올림수인 Cin으로 3개 존재하는 구조이다. 전가산기의 최종값은 2Cout+S의 꼴로 나오게 된다.
(2)비교기
비교기는 두 입력을 비교하여 결과를 알려주는 회로이다. 비교기는 AeqB, AgtB, AltB라는 3개의 출력값을 가진다. AeqB 값은 A와 B가 같을 경우 1이된다. AgtB 값은 A가 B보다 큰 경우, AltB 값은 A가 B보다 작은 경우 1이 된다.
(3) 멀티플렉서 (multiplexer)와 디멀티플렉서 (demultiplexer)
① 멀티플렉서(multiplexer)
멀티플렉서는 여러 개의 입력 신호 중 하나를 선택해서 출력 신호로 만드는 회로이다.
위 그림은 2 to 1 멀티플렉서이다. (a)에서 select부분인 s가 출력을 w0, w1중에서 고르게 된다. (b)의 진리표는 멀티플렉서의 진리표이다. 멀티플렉서는 한 개의 출력, n개의 데이터 입력, 그리고 ⌈log_2⁡n ⌉개의 선택 신호를 가진다. 멀티플렉서 회로의 목적은 n개의 데이터 입력을 선택 신호의 통제하에 한 개의 데이터 출력으로 만드는 것이다.
디멀티플렉서(demultiplexor)
디멀티플렉서는 멀티플렉서의 반대기능을 하는 회로이다.

참고 자료

https://en.wikipedia.org/wiki/Adder_(electronics)
Stephen Brown, Zvonko Vranesic/Fundamentals of Digital Logic with VHDL Design 3rd editon/Higher Education/pg 318, 335, 340-341