VHDL 설계 실습 보고서 (전감산기 설계)

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목차

1. 제목
2. 실습 목적
3. 실습내용
4. 실습결과

본문내용

실습 목적
전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것과는 반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다. 또한 결과는 감산한 결과와 위에서 빌림수를 나타내야 한다. 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계하는 방법을 공부한다.

감산기의 논리식
1. 전감산기의 연산은 다음 식과 같다.

Di = (Xi - Bi) – Yi

위 식에서 Xi에서 Yi를 빼는 것이며, Bi는 아래 자리에서 빌림수가 발생한 것이다. 연산 결과는 Di이며, 출력에는 위 자리에서 빌림수가 발생하는 것을 나타내는 B가 나타나야 한다. 전감산기의 [표 1]을 작성하시오.

[표 1] 전감산기 진리표
Xi Yi Bi Di B
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

참고 자료

없음