전감산기 verilog 설계

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제목 - 전감산기 설계

실습 목적
전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야 한다. 그리고 감사한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.

논리식
1. 전감산기 연산은 다음 식과 같다. 이 식은 Xi에서 Yi를 빼는 것이며 Bi는 아랫자리에서 빌림 수가 발생함을 나타낸다. 이때 연산 결과는 Di이고, 출력에는 윗자리에서 빌림 수가 발생한다는 것을 나타내는 B가 있어야 한다. 전감산기의 진리표를 완성하라.

2. 카르노 맵을 이용해 전감산기의 간호화된 논리식을 구하라.

3. 위의 논리식에서 기본 게이트를 이용해 전감산기의 블록도를 그려라.

Schematic 설계

참고 자료

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