"2x1 Mux" 검색결과 241-260 / 503건

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  [디지털시스템실험(Verilog)] Memory Controller 결과보고서

  처음으로 쓰인 2to1 MUX m0, m1는 각각 output oeb와 web를 정의해준다. ... 여기에는 AND게이트 2개와 NOT게이트 1개, D flip-flop 1개가 쓰였다. 첫 번째 AND게이트는 rdy_x의 다음 상태를 지정해준다. ... 위의 표를 토대로 {size[1:0], bank[1:0]}가 이 MUX의 select bit이 된다. wdata의 경우 extend는 고려할 필요가 없다.

  리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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  verilog, 베릴로그, 베릴로그로 짠 32x32 레지스터파일

  register file ┣ 32bit register * 32 ┣ 32by1 MUX ( read register select line ) * 2 ┣ 5-to-1 decoder ( ... write register select line ) * 1 ┗ wr_reg_sel ( for negedge write ) 2. ... 부분 구성 방법 지정된 두 개 5bits의 셀렉트 신호를 받아 32by1MUX를 사용하여 지정된 레지스터의 출력만 나갈 수 있게 설정해 주었고 특별히 read enable 신호를

  리포트 | 7페이지 | 1,000원 | 등록일 2011.10.13

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  멀티플랙서 비교기 설계

  설계(실험) 배경 및 목표 VHDL 을 이용한 멀티플렉서 설계 - 2x1 mux 또는 4x1 mux를 사용하여 8x1 mux를 구성한다. - 시뮬레이션 방법 : Test bench ... 멀티플렉서(MUX : multiplexer) - 위에 주어진 entity 사용 할 것 - 2x1 mux(or 4x1 mux)를 사용하여 8x1 mux를 구성할 것 Component/ ... 관련 기술 및 이론 멀티플렉서(MUX : multiplexer아키텍처 내부에서 2x1 mux 를 컴포넌트로 선언한다. 입출력 포트 신호는 앞에서 코딩했던 2x1 mux와 같다.

  리포트 | 25페이지 | 2,000원 | 등록일 2010.09.09

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  6장 인코더와 디코더, 7장 멀티플렉서와 디멀티플렉서

  AND 게이트의 출력은 단일 OR 게이트에 인가되어 1선로의 출력을 이루게 된다. 멀티플렉서는 흔히 약자로 MUX라고 한다. 그림 7.2 4×1 MUX에 대한 논리 회로. 2. ... 표 7.1 4×1 MUX의 진리표 입력 출력 S1 S2 0 0 1 1 0 1 0 1 D0 D1 D2 D3 이번에는 멀티플렉서의 동작을 구현하는데 필요한 논리 회로를 알아보자. ... 그림 6.3 PSPICE 시뮬레이션 결과 *실험결과* 표 6.4 A B C D W X Y Z 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0

  리포트 | 8페이지 | 2,000원 | 등록일 2012.12.10

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  Verilog-디지털시스템설계

  Verilog - 6bit Adder 설계 1. Gate-level 방식 2. Dataflow 방식 1. Gate-level 방식 >> Half_adder 1. ... Gate-level 방식 >> compile 1. Gate-level 방식 >> Simulation 2. Dataflow 방식 >> 6bit_Full_adder 2. ... Dataflow 방식 >> Dataflow 6bit test bench 2. Dataflow 방식 >> compile 2.

  리포트 | 6페이지 | 1,500원 | 등록일 2012.03.28

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  FPGA 디지털 시스템 설계 : 16:1 Mux 및 Hex to 7 segment 설계

  Verilog code //mux16x1.v module mux_16x1(i0,i1,i2,i3,i4,i5,i6,i7,i8,i9,i10,i11,i12,i13,i14,i15,sel,y) ... .v module tb_mux_16x1(); reg i0,i1,i2,i3,i4,i5,i6,i7,i8,i9,i10,i11,i15),.sel(sel),.y(y)); initial begin ... y=i9; 10: y=i10; 11: y=i11; 12: y=i12; 13: y=i13; 14: y=i14; default: y=i15; endcase endmodule //tb_mux16x1

  리포트 | 4페이지 | 1,000원 | 등록일 2012.06.18

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  Digital System Design VHDL(디지털 시스템 디자인 VHDL)

  mux is port (x, y, sel: in BIT’ ; else y = ‘ 0 ’ ; end if; end process; end EX2; architecture EX3 of ... O1 = I1 or I2 after 5 ns; end process ; end ex5; architecture sample of Or2 is begin O1 = I1 or I2 after ... (sel, x, y) begin if sel = '1' then mout = x; else mout = y; end if ; end process ; end ex5; entity

  리포트 | 53페이지 | 3,500원 | 등록일 2011.11.08

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  [디지털시스템실험(Verilog)] Memory Top & Writeback 결과보고서

  다음은 MUX를 이용한 write1_gpr, write1_spr, write2_gpr, write2_spr의 할당이다. ... 다음은 OR gate와 NAND gate로 me_dq를 구현한다. dmem_read와 dmem_write중 하나라도 1이면 wire memory_request는 1이 되고, 이를 rdy_x와 ... 처음으로 나오는 2to1 MUX는 memory controller의 addr값을 결정한다. em_sel_addr가 select bit이고, 0일때는 em_alu_result의 하위

  리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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  Encoder, Decoder, Mux 예비레포트

  기초전자공학실험2 실험날짜: 2008, 9, 26 조 : 금요일 오전 10 조 3주차 기초전자공학실험2 1.Title ... 부호화기(Encoder), 해독기(Decoder), MUX 2.Name 금요일 오전 10조 3.Abstract 부호화기(Encoder), 해독기(Decoder), MUX의 구조와 ... 데이터 선택기라고도 하며 보통 MUX라는 표현을 쓴다. ※ 74LS153 74LS153은 Dual 4:1 Multiplexer이다. 2개의 선택 입력으로 출력 값이 제어된다.

  리포트 | 14페이지 | 1,000원 | 등록일 2010.10.16

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  디지털실험 5 예비 실험 5. Multiplexer 가산 감산

  Enable 단자가 있는 2x4 디코더를 1x4 디멀티플렉서로 변환시켜라 Enable이 추가된 디코더 디멀티플렉서 입력 A, B와 Enable. 4개의 출력 디코더와 등가를 이루기 ... } 2C0=B _{IN} 1C1=B _{IN}` 2C1=GND 1C2=B _{IN}` 2C2=V 1C3=B _{IN} 2C3=B _{IN} X Y Bin B D 0 0 0 0 0 0 ... 이론 멀티플렉서(Multiplexer, MUX) 멀티플렉서, 줄여서 먹스는 N개의 입력 데이터에서 1개의 입력만을 선택하는 소자이다.

  리포트 | 7페이지 | 1,000원 | 등록일 2014.09.30

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  09시프트 레지스터 예비

  입력 출력 PR CLR D0 D1 D2 D3 Q0 Q1 Q2 Q3 H H H L L L H L L L H H L H L L L H L L H H L L H L L L H L H H ... 실험 기기 및 부품 74 X 04 74 X 08 74 X 32 74 X 74 5. 실험 [그림 8-8] 구현 ... 다. 3비트 시프트 레지스터를 설계하고 구현한다. 2. 이론 [그림 8-5] 병렬 인에이블 논리를 가진 동기식 4비트 2진 카운터 나.

  리포트 | 4페이지 | 1,000원 | 등록일 2012.11.06

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  SPARTAN-3E 보드 스위치 응용

  동작원리에 대해 알아보고 2 X 1 MUX와 1 X 8 DEMUX의 VHDL code 를 구현한다. ... Design a 8x1 DEMUX Truth Table en Sel(2) Sel(1) Sel(0) Y(7) Y(6) y(5) y(4) y(3) y(2) y(1) y(0) x x x ... Design a 2x1 MUX Truth Table sel i0 i1 Z 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 1 1

  리포트 | 7페이지 | 2,000원 | 등록일 2010.04.25

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  디코더인코더

  , MUX) 다중화기는 많은 입력선중에서 한 선을 선택하여 그 선으로부터 2진 정보를 단일 출력선으로 보내는 조합회로이다. ... to-1 MUX and Switch Analog> 여기서 이다. ... 아래 그림들을 통해 확인할 수 있다. - 역다중화기(Demultiplexer, DEMUX) 인코더와 디코더의 역할이 서로 상반되듯이 역다중화기도

  리포트 | 6페이지 | 1,000원 | 등록일 2011.03.28

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  무차별곡선과 등량선

  무차별곡선이론과 장기생산함수이론(등량선)의 비교 ①은 무차별곡선이론 ②장기생산함수이론 (1) 경제주체: ① 가계(소비자) ② 기업(생산자) (2) 선택대상: ① 상품(X재와Y재) ② ... Y : Y재 감소분) = MUX/MUY 여기서 어느 한 상품(X재)의 한계효용이 체감하고 이것이 다른 상품(Y재)의 한계효용에 아무런 영향을 주지 않으면 무차별곡선은 원점에 볼록하게 ... 이때는 아까와는 반대로 X재를 1단위 더 소비할 수 있을 때 기꺼이 포기할 용의가 있는 Y재 수량은 1보다 작아진다.

  리포트 | 4페이지 | 1,000원 | 등록일 2012.12.02 | 수정일 2013.11.27

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  멀티플렉스,디멀티플렉스

  : MUX) 입 력 출 력 a b 2x1 MUX y s0(선택) MUX 구성도 멀티플렉서는 여러 개의 입력선 중에서 하나를 선택 하여 한 개의 출력선으로 연결하는 조합 회로 다중 ... 4x1 MUX Y S0 S1 I0 I1 I2 I3 여러 개의 입력선 중에서 하나를 선택하여 단일 출력선으로 연결하는 조합 회로를 무엇이라고 하는가? ... (예제) ① ② ③ ④ ● ⑤ 4x1 멀티플렉서 2x1 멀티플렉서 4x2 부호기 2x4 해독기 1x4 디멀티플렉서 디멀티플렉서 (demultiplexer : DeMUX) 입 력 출

  리포트 | 20페이지 | 2,000원 | 등록일 2010.11.16

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  먹스 결과레포트

  n개의 선택선을 가진다 2. 8 1 MUX와 2 6 DEMUX를 설계하고, 설계한 회로도의 논리도를 완성하시오. 8 1 MUX w s0 s1 s2 f 0 0 0 0 0 0 0 0 ... 0 0 1 1 1 0 0 1 1 1 표 11-3 입 력 X 선 택 선 출 력 A B 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 ... MUX와 DEMUX의 응용분야에 대해 실제 예를 들어가면 기술하시오. 먹스라고도 한다.

  리포트 | 4페이지 | 1,000원 | 등록일 2011.04.25

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  06인코더 디코더와 멀티플렉서 디멀티플렉서 예비

  실험 기기 및 부품 74 x 13(decoder) 1 74 x 148(encoder) 1 74 x 153(mux) 1 74 x (demux) 12 5. 실험 가. ... 멀티플렉서 [그림 5-10] 4-to-1 멀티플렉서 멀티플렉서(MUX)는 여러 개의 입력 데이터 중에서 하나를 선택하여 출력으로 내보내는 논리회로이며 데이터 선택기라고도 한다. ... 입력 출력 I7 I6 I5 I4 I3 I2 I1 I0 A7 A6 A5 A4 A3 A2 A1 A0 H X X X X X X X H X X X X X X X L H X X X X X X

  리포트 | 9페이지 | 1,000원 | 등록일 2012.11.06

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  A/D 변환 [마컴 예비레포트]

  저장 될 때 좌측h external AREF OUTADMUX,AL; (single ended) // MUX1, MUX0을 1로 셋팅하고, 외부 AREF 단자를 입력 전압사용하며, ... 각채널은 8개의 단극성 아날로그 입력으로 사용될 수 있고, 1개의 지정된 핀을 기준으로 하는 7개의 차동 입력으로 사용될 수도 있으며, 2가지의 차동입력에 대해서는 입력된 아날로그 ... LDIAL,0b10000111; ADC enable, 125kHz OUTADCSRA,AL // ADEN, ADPS2~0을 1로 셋팅하여 A/D컨버터를 enable 하고 125kHz를

  리포트 | 18페이지 | 1,000원 | 등록일 2012.05.22

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  Logic Works를 이용한 ALU를 기반의 사칙연산 계산기 구현

  0 0 1 0 0 0 0 0 9 1001 0 0 0 0 0 0 1 1 1 0 0 0 0 1 0 0 진리표를 보면 2^0, 2^ 감·가산기 내부에서는 4X1 MUX를 ... 설계 Overview2 2.1.1. 입력부2 2.1.2. 출력부3 2.1.3. 4자리 10진수의 BCD코드에서 2진수로의 변환부4 2.1.4. 감·가산 연산부5 2.1.5. ... Logic Works를 이용한 ALU를 기반의 사칙연산 계산기 구현 [ 목차 ] 1. 프로젝트 목표2 1.1. 설계 목적2 1.2. 프로그램 개요2 2. 프로그램 설계2 2.1.

  리포트 | 31페이지 | 3,000원 | 등록일 2016.08.16

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  d-day 계산기 설계

  3 14 2010.12.15 5 19 인건비 : 19시간 X 1만원 : 19만원 총 line 405줄 생성 symbol 14개 총 사용 symbol 25개 인건비 19*1 = 19만원 ... 주어 만일 input_presen 입력이 활성화 된다면, 즉 이용자가 현재날짜를 입력한다면 year_days_mux symbol 에 현재날짜를, 그렇지 않다면 발표자 생일인 year1 ... 앞에서 mux symbol 이 선택하여 준 4자리 숫자를 7-segment 에 출력만 하면 된다. black 입력 값이 있어 black 값이 1 이 되면 7-segment 가 모두

  리포트 | 17페이지 | 2,500원 | 등록일 2011.06.24 | 수정일 2015.07.19

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