멀티플랙서 비교기 설계

소개글

논리회로설계 실험 중, vhdl을 이용한 멀티플랙서 비교기 설계로써

이론, 실험결과, 토의 및 소스코드를 모두 포함하고 있음.

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목차

1장. 설계(실험) 배경 및 목표
2장. 관련 기술 및 이론
3장. 설계(실험) 내용 및 방법
4장. 설계(실험) 결과
5장. 토의

본문내용

1장. 설계(실험) 배경 및 목표

VHDL 을 이용한 멀티플렉서 설계
- 2x1 mux 또는 4x1 mux를 사용하여 8x1 mux를 구성한다.
- 시뮬레이션 방법 : Test bench waveform 이용

4비트 비교기(4-bit comparator) 설계
- If문을 사용
- 시뮬레이션 방법 : Test Bench Waveform 이용

2장. 관련 기술 및 이론

멀티플렉서(MUX : multiplexer)

- 복수개의 입력선으로 부터 필요한 데이터를 선택하여 하나의 출력선으로 내보내는 회로이다.

- 진리표에서 입력 s1, s0는 선택신호로, s1s0=00일 경우 입력 I0의 값이 출력 Y로 나가며, s1s0=01일 경우에는 입력 I1의 값이, s1s0=10일 경우에는 입력 I2의 값이, s1s0=11일 경우에는 입력 I3의 값이 출력 Y로 나가게 됨을 나타낸다.

참고 자료

없음