"2x1 Mux" 검색결과 221-240 / 503건

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  멀티플랙서와 디멀티플랙서

  표 9-2 74LS153 MUX 측정결과 S2 S1 D3 D2 D1 D0 Y 0 0 X X X 0 0 0 0 X X X 1 1 0 1 X X 0 X 0 0 1 X X 1 X 1 1 ... 표 9-1 측정 결과 E S2 S1 I3 I2 I1 I0 Y 1 X X X X X X 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 ... 실험결과 4개의 입력데이터인 I중에 다른 값을 갖는 하나의 I값이 출력으로 나왔다. 74LS153 MUX측정결과에서도 입력데이터 D중에 돈케어가 아닌 값을 넣어준 하나의 D값이 출력으로

  리포트 | 2페이지 | 1,000원 | 등록일 2012.07.09

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  [디지털시스템실험(Verilog)] Multiplexer 예비보고서

  또한 이 때의 selection input 개수를 X라 하면, 2X = n 이 되어야 한다. ... 출력값은 I1을 나타내게 된다. ③ 각종 MUX의 구조 2 to 1 MUX에 대해서는 위에서 살펴보았다. 4 to 1 MUX의 논리회로도는 다음과 같다. 2 to 1 MUX와는 다르게 ... 다음과 같다. input은 I0와 I1 2가지이며, output은 Y 1가지이다.

  리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05

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  전자공학실험1 결과(7장)

  Dual 4x1 MUX를 이용하여 전가산기를 구현하라. ... 이용하여 전가산기를 구현하라. 2)MUX 회로는 2레벨 AND-OR 구조이어서 단일 출력을 갖는 sum-of-products 형태의 조합논리회로 설계에 유용하게 사용될 수 있다. ... 왼쪽 아래부터 1번으로 시계반대방향으로 16번까지 있는데 1번2번6번7번은 스위치 로 연결해주어야 한다.

  리포트 | 7페이지 | 1,000원 | 등록일 2012.04.08

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  실험4결과[1].MUX&DEMUX

  MUX의 확장 이용(8x1 mux → 32x1 mux) MUX의 EN핀이 활성 되어야 출력으로 전달되는 특성을 이용하면 위와 같이 8x1 MUX 5개를 이용해서 32x1 MUX를 만들 ... 입력 출력 E S1 S0 D3 D2 D1 D0 Y +5 X X X X X X L 0 0 0 +5 +5 +5 0 L 0 0 0 0 0 0 +5 H 표 SEQ 표 \* ARABIC 2. ... Multiplexer 출력 파형 입력 출력 E S1 S0 D3 D2 D1 D0 Y +5 X X X X X X L (0.61V) 0 0 0 +5 +5 +5 0 L (0.61V) 0 0

  리포트 | 6페이지 | 1,000원 | 등록일 2011.06.27

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  combinational logic circuit design(결과)

  I0,I1,I2,I3,Y1,S2);// 4:1 MUX Recall MUX_4_TO_1 M2(I4,I5,I6,I7,Y2,S2);// 4:1 MUX Recall MUX_2_TO_1 M3 ... (Y1,Y2,Y,S0);// 2:1 MUX Recall endmodule module MUX_4_TO_1 (I0,I1,I2,I3,Y,S);// 4:1 MUX design input ... // 4:1 MUX control signal inputS0; // 2:1 MUX control signal outputY; regY; wireY1,Y2; MUX_4_TO_1 M1(

  리포트 | 9페이지 | 1,000원 | 등록일 2011.07.09

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  4.멀티플렉서와 디멀티플렉서[예비]

  이를 바탕으로 구성한 2x1 Mux는 아래와 같다. ... 인버터 1개를 이용하여 2x1 Mux를 구성하면 아래의 회로와 같다. ... 즉, 2개의 AND 게이트는 선택 입력인 S를 이용해 D0와 D1 중 어떤 것을 통과시키고(pass) 차단할(clear) 것인가를 결정할 수 있다. ※ 2x1 Mux 설계 - 위의

  리포트 | 4페이지 | 1,000원 | 등록일 2011.07.05

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  미시거시경제학 중간고사

  ① Y=10-0.4X ② Y=5-2.5X ③ Y=20-2.5X ④ Y=20-0.4X ⑤ Y=5-2X 14. 다음은 가격통제에 관한 설명인데 틀린 것은? ... MUx/Px?MUy/Py일 때, 소비자는 어떻게 해야 효용을 극대화할 수 있는가? ... ① 0.1 ② 0.25 ③ 0.5 ④ 0.75 ⑤ 1.25 9. 수요의 가격탄력성이 2일 때 상품가격이 10% 인상되면 판매기업의 총수입은?

  시험자료 | 9페이지 | 1,500원 | 등록일 2017.06.03

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  Decoder, encoder와 multuplexer, demultiplexer 예비 report

  이론적으로 SN74LS151은 8×1 MUX이다. 8개의 입력 핀은 D0～D7 = 4, 3, 2, 1, 15, 14, 13, 12이고 7번은 Enable 핀으로 High일 때만 TTL이 ... 0 0 1 0 0 X X 0 X X X X X D_2 D_2 0 1 0 0 X X 1 X X X X X 1 0 0 1 1 0 X X X 0 X X X X D_3 D_3 0 1 1 0 ... 입력 출력 S_2 S_1 S_0 E D_0 D_1 D_2 D_3 D_4 D_5 D_6 D_7 Y Y X X X 1 X X X X X X X X 0 1 0 0 0 0 0 X X X X

  리포트 | 13페이지 | 2,000원 | 등록일 2015.11.01

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  [VerilogHDL] CLA를 이용한 16bit 산술논리장치(ALU) 설계

  Y[0], M), ALU_1(A[1], B[1], S0, S1, X[1], Y[1], M), ALU_2(A[2], B[2], S0, S1, X[2], Y[2], M), ALU_3a3b3 ... RTA Simulation을 통해 연산의 지연 시간을 측정한다. ■ 개념설계 산술논리장치(ALU)는 입력신호 A, B는 다수의 논리회로와 멀티플렉서(Multiplexer, MUX)를 ... [0], X[3:0], Y[3:0], C0), CLA_2(O[7:4], carry[1], X[7:4], Y[7:4], carry[0]), CLA_3(O[11:8], carry[2],

  리포트 | 6페이지 | 3,500원 | 등록일 2015.08.02

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  실험4 예비보고서

  정리 S OUT 0 D0 1 D1 (2) 다음 회로도의 Tri-state buffer와 inverter를 결선하여 2x1 Mux를 설계해 보시오. ... 예비보고서 (1) 다음 회로도의 AND gate, OR gate와 Inverter를 결선하여 2x1 Mux를 설계해 보시오. ... (S0, S1를 전체적인 부분에 대해서 시뮬레이션 했음) (3) 4x1 멀티플렉서 IC인 74HC153을 이용하여 다음 회로를 구성한다. 실험 2.

  리포트 | 10페이지 | 1,000원 | 등록일 2013.01.01

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  디지털 논리 TFF 회로 설계

  반전시킴) 0 X 래치(현재 상태를 유지함) 목차 dlatch_p (switch 레벨 소스) dlatch_n (switch 레벨 소스) Mux_n (switch 레벨소스) Not_c ... U2 (q,clk,n); mux_n U3 (d,d,qn,t); not_c #(40) U4 (qn,q); endmodule `timescale 1ps/1ps module dlatch_p ... #pd1 T3(n,q,en); endmodule `timescale 1ps/1ps module mux_n ( output out, input in0,in1, input sel );

  리포트 | 5페이지 | 5,000원 | 등록일 2012.08.11

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  논리회로실험 6주차 결과보고서

  값을 사용했기 때문에 굵은 선으로 인풋과 MUX 2x1 block를 연결하여 주었다. ? ... output단자인 d[1..0] 또한 2비트의 크기를 나타내므로 이전 실험들과는 달리 굵은 선을 이용하여 MUX block와 연결하여 준다. 1-2. ... 1X2 demultiplexer의 Quartus Ⅱ Schematic을 이용한 구현 I[1..0]과 sel 모두 2비트를 사용하였기 때문에 굵은 선으로 DEMUS 2X1 block와

  리포트 | 8페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  설계-lab4-3 마지막 레포트 셀디자인

  유지하던 출력값이 y가 d의 값 0으로 바뀌는 것을 확인 할 수 있다. 3)MUX (1)gate level의 schematic (2)TR level의 schematic (3)Stick ... 1이 나오고 3m~4m일 때는 s가 1이므로 d1의 값인 0을 출력값으로 나오는 것을 확인하여 MUX동작 확인 3. 1비트의 풀 애더를 1의 순서로 설계하고 이를 기본 셀로 하여 4비트 ... 1값 다음 2m동안은 0값을 반복하며 d0은 2m씩 1과 0값을 반복한다. d1은 3m씩 1과 0값을 반복하므로 출력 y는 1m~2m사이의 값을 보면 s가 0일 때는 d0의 값인

  리포트 | 16페이지 | 1,000원 | 등록일 2010.08.28

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  논리회로실험. 실험4. Multiplexer & Demultiplexer

  실험2. (2) Demultiplexer (1X4 디 멀티플렉서 74HC139) 1. 예비보고서 결선도 2. ... 새로운 공부 *PCM 다중변환장치 - PCM 다중변환장치(PCM MUX)는 아날 ... 실험과정 1x4 디멀티플렉서인 74HC139를 이용해 아래의 회로를 구성한다.

  리포트 | 9페이지 | 2,000원 | 등록일 2015.12.21 | 수정일 2016.06.02

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  [컴퓨터공학기초설계및실험1 예비레포트] 복호기와 부호기 / 멀티플렉서와 디멀티플렉서

  입력 D0,D1,D2,D3와 두 개의 선택입력 A1,A2를 가지는 4X1 멀티플렉서는 다음과 같다. ... A1 A2 Y 0 0 D0 0 1 D1 1 0 D2 1 1 D3 2X1 멀티플렉서에서는 입력 데이터가 2개이므로 입력 데이터 중 하나를 출력으로 전달하기 위해서는 1개의 선택 입력으로 ... 충분하지만, 4X1 멀티플렉서에서는 입력데이터가 4개이므로 2개의 선택 입력이 필요하게 된다.

  리포트 | 7페이지 | 1,500원 | 등록일 2015.04.12

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  멀티플렉서, 디멀티플렉서, 디코더 및 인코더 구조

  실험방법S2S1실험1.MUX (4 x 1)은 선택신호 S1, S2에 따라 A,B,C,D를 선택해서 출력을 하는데, 2비트 2진수로 동작하며, A=00, B=01, C=10, D=11로써 ... 이론(1) 멀티플렉서 (MUX: Multiplexer)- 멀티플렉서는 다수의 입력 신호, 선택 신호, 그리고 하나의 출력 신호로 구성된다. ... .- TTL 소자 74153을 사용하여 실험1과 결과가 같음을 확인입 력출 력ABCDS1S2Y0XXX0001XXX001X0XX010X1XX011XX0X100XX1X101XXX0110XXX111110010010110000001001010010101100100001110100111110100110실험3

  리포트 | 8페이지 | 1,500원 | 등록일 2008.04.15

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  [컴퓨터공학기초설계및실험2 보고서] Latch & flip-flop design with/without reset/set

  여기서 2 to 1 mux는 2-input nand gate 3개와 inverter로 구성되어 있는 것이 보인다. ... Truth table Input Output RESET SET D CLK Q 0 X X X 0 1 0 X ↑ 1 1 1 0 ↑ 0 1 1 1 ↑ 1 I/O Description 구분 ... 이전의 값 없으므로 x(unknown) CLK=1, D=0 => CLK=1이므로 Q가 D값 0으로 update.

  리포트 | 20페이지 | 1,500원 | 등록일 2015.04.12 | 수정일 2016.03.12

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  실험 4. 멀티플렉서와 디멀티플렉서( Multiplexer & Demultiplexer)

  . < 질문사항 > (1) 다음 회로도의 AND gate, OR gate와 Inverter를 결선하여 2x1 Mux를 설계해 보시오. ※ 도움말 : AND 게이트와 OR 게이트의 bit ... (S는 스위치의 역할) (2) 다음 회로도의 Tri-state buffer와 inverter를 결선하여 2x1 Mux를 설계해 보시오. ※ 도움말: Buffer는 High or Low의 ... Tri-state buffer 74HC125의 진리표 A nOE B X High HIGH-Z High Low High Low Low Low

  리포트 | 3페이지 | 2,000원 | 등록일 2012.03.11

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  디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc

  MUX modu ... 변수X,Y,C,S선정. input X,Y; // 입력을 하고자 하는 변수를 선정. output C,S; // 출력을 하고자 하는 변수를 선정. and U1(C,X,Y); // U1자리는 ... Clk을 하나씩 올림에 따라 함수를 수행하게 한다. mux_140_to_14 m1(i1,i2,i3,i4,i5,i6,i7,i8,i9,i10,rCount,oDotData); // assign

  리포트 | 32페이지 | 3,000원 | 등록일 2012.11.27

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  실험4예비[1].MUX&DEMUX

  회로 SEQ 회로 \* ARABIC 4. 74HC153을 이용한 MUX 입력 출력 E S1 S0 D3 D2 D1 D0 Y +5 X X X X X X 0 0 0 0 +5 +5 +5 0 ... 문 제 다음 회로도의 AND gate, OR gate와 Inverter를 결선하여 2x1 Mux를 설계해 보시오. ※ 도움말 : AND 게이트와 OR 게이트의 bit mask 기능은 ... Gate로 만든 MUX 4x1 멀티플렉서 IC인 74HC153을 이용하여 다음 회로를 구성한다.

  리포트 | 8페이지 | 1,000원 | 등록일 2011.06.27

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