5주차 결과 보고서 D Flip-Flop

목차

1. D Flip-Flop
2. 8bit Register

본문내용

Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity dff is -- 설계의 입출력 선언
port( d : in std_logic;
clk : in std_logic;
q , qb : out std_logic);
-- D flip-flop에 사용되는 Input d , clk 는 1bit signal을 가지고 Output
q , qb 또한 1but signal을 가지므로 std_logic 형태를 선언한다.
-- d는 입력되는 데이터값 , clk는 신호 변화의 기준 , q 와 qb는 clk값의
변화에 따라 d값을 저장하기도 하고 '0'이 되기도 한다. end dff;

<중 략>

CLK를 상승 Edge Trigger일 때의 경우를 실험하였는데, clk = '1' and clk'event 일 때 D의 값이 Delay 되어 Q값에 저장이 되는 것을 잘 표현할 수 있었다. 또한 이번에는 TestBench를 Coding할 때, 시간에 따른 Input 값을 입력할 때 , 지금까지 wait for를 주로 써왔는데 clk를 10ns 단위로 ‘0‘과 ’1‘을 계속해서 반복함을 나타내기 위해 after를 사용해보았는데 매우 간단했다. 그러나 wait for를 사용할 때와는 달리 D값을 after는 시간을 누적해서 입력을 해주어야 해서 wait for보다 조금 헷갈리는 부분이 많이 있었다.

참고 자료

없음