"vdhl" 검색결과 1-20 / 41건
VDHL 을 이용한 디지털시계 설계 소스코드 (추가 기능 없음)
Library ieee;Use ieee.std_logic_1164.all;Entity clock isport(clk : in std_logic; -- 20MHz seg_com : buffer std_logic_vector(3 downto 0); seg_data : bu..
리포트 | 3페이지 | 1,000원 | 등록일 2016.02.07 | 수정일 2016.02.12
전가산기 설계 보고서
전가산기 설계보고서 목적 : 전가산기를 Schematic과 Verilog(VDHL )로 다양하게 설계하는 방법에 대해 설명하고, 각각의 차이점과 장단점을 비교하기 위함이다.
리포트 | 5페이지 | 2,000원 | 등록일 2020.11.20
디지털 시계 소스코드
#include #include // 스탑워치에서 사용되는 값 #define RESET 0 #define GO 1 #define STOP 2 //7-세그먼트 설정 int seg_number[10] = {0x3F, 0x06,0x5B,0x4F,0x66,0x6D,0x7D..
리포트 | 10페이지 | 2,000원 | 등록일 2016.01.14
9주차 결과 보고서 7-Segment
※ 7-Segment(FND) 1. Source code -------------------------------------------------------------------- library IEEE; use ieee.std_logic_1164.all; use ie..
리포트 | 5페이지 | 1,000원 | 등록일 2014.03.26
아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함
VDHL 를 구현 시 각 output의 최소식을 활용하면 decoding 과정을 보다 간단하게 구현 할 수 있다. #. ... Project 개요 VHDL 2nd Project는 Seven Segment Decoder를 VDHL 로 구현하는 것이다. 7 Segment란 Segment 방식의 숫자 표시 소자로서
리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11
vdhl code 작성 및 해석
2.9, 2.10, 2.14, 2.24, 2.25, 2.39, 2.40, 2.41, 2.42 vdhl code * 2.9 library ieee; use ieee.std_logic
리포트 | 9페이지 | 1,000원 | 등록일 2009.11.03
3주차 결과 보고서 Comparator
Library IEEE;use IEEE.std_logic_1164.ALL;use IEEE.std_logic_ARITH.ALL;use IEEE.std_logic_UNSIGNED.ALL;entity comparator is -- 설계의 입출력 선언port ( A , B :..
리포트 | 5페이지 | 1,000원 | 등록일 2014.03.26
6주차 결과 보고서 Synchronous Counter
Library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sync_Counter is -- 설계의 입출력 선언port( clk : ..
리포트 | 13페이지 | 1,000원 | 등록일 2014.03.26
7주차 결과 보고서 FSM(Finite State Machine)
※ FSM(Finite State Machine) 1. Source code_#1 -------------------------------------------------------------------- Library IEEE; use IEEE.STD_LOGIC_11..
리포트 | 6페이지 | 1,000원 | 등록일 2014.03.26
8주차 결과 보고서 클럭 분주기
※ 클럭 분주기 (Frequency Divider) 1. Source code -------------------------------------------------------------------- Library IEEE; use IEEE.STD_LOGIC_1164..
리포트 | 4페이지 | 1,000원 | 등록일 2014.03.26
2주차 결과 보고서 Full Adder
※ Full Adder 1-A. Source code (Data-Flow Modeling) -------------------------------------------------------------------- Library IEEE; use IEEE.std_log..
리포트 | 6페이지 | 1,000원 | 등록일 2014.03.26
4주차 결과 보고서 Decoder
Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity Decoder is -- 설계의 입출력 선언port ( X : in std..
리포트 | 8페이지 | 1,000원 | 등록일 2014.03.26
vhdl의 개요 보고서
엔티티와 아키텍춰 VDHL 기본골격 3.
리포트 | 3페이지 | 1,000원 | 등록일 2008.06.22
VHDL이용한 NAND,NOT,OR,AND 설계.
일시 2010.5.28 전공 전자전기공학부 실습시간 학번 이름 제목 * 7 SEGMENT DECODER FOR VHDL 실습목적 실습내용 실습결과 * 7 SEGMENT DECODER에 대하여 VHDL로 설계 하시오. * entity명을 포함한 모든 file-name은..
리포트 | 7페이지 | 1,000원 | 등록일 2012.07.04
5주차 결과 보고서 D Flip-Flop
Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity dff is -- 설계의 입출력 선언port( d : in std_logi..
리포트 | 7페이지 | 1,000원 | 등록일 2014.03.26
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