[vhdl] 전가산기

등록일 2002.11.24 한글 (hwp) | 4페이지 | 가격 1,000원

목차

없음

본문내용

● 전가산기(Full Adder)
A=101과 B=011을 합하는 경우 n 번째 자리에서 합해지는 과정을 보면 n-1번째 자리에서 발생된 자리올림수(Cn-1) 1과 A(0), B(1)의 세수가 합해져 합은 Sn 은 0이 되고 다시 이 자리에서 자리올림수 (Cn) 1이 발생되어 다음 자리에 (n+1)을 합해 주어야 된다는 것을 알수 있다. 이러한 과정을 모두 수행할 수 있는 장치를 전가산기라 한다.
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