VHDL의 활용(_디지털시계의 설계)

소개글

VHDL의 활용입니다.

디지털시계의 설계에 관한 언어입니다.

목차

▣ 제1절 목표,구성 및 동작
▣ 제2절 하드웨어 구조
▣ 제3절 VHDL code 분석

본문내용

VHDL의 활용
[ 디지털시계(digital watch)의 설계]


▣ 제1절 목표,구성 및 동작
￭ 설계의 목표
▪ 시간(time)표시 기능, 시간수정, 스톱워치(stop watch) 기능의 디지털 시계 설계
▪ 모드선택과 시간수정은 버튼이용, 시간표시는 7_segment이용
￭ 구성 요소
▪ 클럭(clock) : 1kHz의 주파수
▪ 버튼 : 모드 선택버튼(1개), 설정 버튼(2개)
▪ 7_segment : 시간표시, 스톱워치 시간 표시(8개)
▪ LED : 모드의 표시(4개)
￭ 디지털시계의 동작
▪ 모드선택 : 시간표시, stop_watch, 초/분/시 설정모드가 반복하면 설정
▪ 시간표시 : 1kHz의 클럭을 분주하여 1초의 클럭을 만들고, 이를 카운트하여 시/분/초 표시
▪ stop_watch :
- 1kHz의 클럭을 분주하여 1/100초의 클럭을 만들고 카운트하여 1/100초 표시
- stop_watch의 동작은 설정버튼1을 누르면 카운트 시작, 다시 누르면 일시 중지
- 설정버튼2를 누르면 카운트 값은 0으로 초기화되며, 카운트 정지
▪ 시간설정 : 동작모드를 시간설정 모드로 하고,
- 초 설정은 설정버튼1를 누르면 초의 값이 초기화
- 분 설정은 설정버튼1를 누르면 분의 값이 1씩 증가
- 시 설정은 설정버튼1를 누르면 시의 값이 1씩 증가

참고 자료

없음