Flip-Flop과 Latch [플립플롭과 래치] D Latch에서 Flip-Flop까지

소개글

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목차

1) D Latch
2) D Flip-Flop 디자인
3) Flip-Flop의 Setup Time과 Hold Time
4) JK Flip-Flop과 T Flip-Flop

본문내용

우리는 Sequential Circuit을 구성하기 위해 State Storage의 기능이 필요하다. 데이터를 보관하고, 정해진 시간에 맞춰 동작하는 기능을 할 수 있는 친구를 만들어보려고 한다.
플립플롭(Flip-Flop)과 래치(Latch)는 디지털 회로에서 1 비트의 정보를 보관, 유지할 수 있는 회로이며 Sequential Circuit의 기본요소이다. 본 글은 다음의 순서와 같이 플립플롭을 디자인하는 순서에 대해 정리하고자 한다.
1) D Latch
2) D Flip-Flop 디자인
3) Flip-Flop의 Setup Time과 Hold Time
4) JK Flip-Flop과 T Flip-Flop

1) D Latch
D Latch는 두 개의 input(D, Enable)을 가진 Latch로 En이 0이면 Q의 데이터를 hold하고, En이 1이면 D의 값을 Q에 write하는 기능을 한다.

NAND로 구성된 D Latch의 모습
Symbol of D Latch
위에 설명된 바와 같이, D Latch는 데이터를 저장하고, 입력에 따라 바꿀 수도 있다. 이 과정에서 State Storage 소자에 한 발자국 다가갔다. 하지만 우리가 State Storage 소자로 사용하기에는 부족한 부분이 있는데, D Latch가 정확한 시간에 맞춰 동작하지 않는다는 점이다.
우리가 State Storage 기능을 만들 때 왜 D Latch를 사용하면 안 되는지, 이유를 알아보면서 D Latch에서 개선해 D Flip-Flop을 설계해보자.

2) D Flip-Flop 디자인
D Latch가 CLK에 맞춰 동작하게 하기 위해서는 D Latch의 Enable에 CLK를 넣어주면 되는 것 같아 보이지만, CLK가 HIGH일 때 계속 D가 Q를 바꾸기 때문에 CLK의 rising adge가 아닌 때에도 Q가 D를 반영한다. 반면에 우리가 만들고자 하는 Flip-Flop은 Q의 값이 CLK의 rising edge에서만 변하게 된다.

D Latch가 동작하는 모습 우리가 바라는 동작 모습
왜 우리는 State Storage에 D Latch를 사용하면 안 될까?
우리는 Input 신호와 D Latch의 Q(D Latch의 output)을 비교해 전체 회로의 Output을 결정한다. 이 과정에서 유한한 시간이 걸리게 되는데, 이 과정에서 회로가 오작동할 가능성이 있다.

참고 자료

없음