D-latch,D-flip-flop,J-K-flip-flop 예비레포트

목차

1. 실험 제목 [D-latch and D Flip-Flop J-K Flip-Flop]
2. 실험 목적
3. 실험 장비
4. 관련 이론
5. 실험 방법
6. Pspice simulation
7. 참고 문헌

본문내용

4. 관련 이론
-d latch
flip-flop과 latch는 두 개의 안정된 상태 중 하나를 가지는 1비트 기억소자이다. latch나 flip-flop은 정상 출력과 부정 출력을 가지고 있다. 플립플롭과 래치 역시 게이트로 구성 되지만 조합논리회로와 달리 feedback이 존재한다.
래치는 레벨 트리거에 의해서 동작한다. output은 clock이 켜져 있을 때 변하며 하나의 clock cycle 동안 그 값이 여러번 변할 수 있다.
플립플롭은 엣지 트리거에 의해서 동작한다. output은 clock transition에서만 변하고, 하나의 clock cycle 동안 그 값이 한 번만 변한다.

참고 자료

http://www.ktword.co.kr/test/view/view.php?m_temp1=5300
https://ko.wikipedia.org/wiki/%ED%94%8C%EB%A6%BD%ED%94%8C%EB%A1%AD
https://cms3.koreatech.ac.kr/sites/yjjang/down/digi08/ch08.pdf
Roth, Charles H. Jr. "Latches and Flip-Flops." Fundamentals of Logic Design. Boston: PWS, 1995. Print.