VHDL을 이용한 2비트 감산기, 4비트 가감산기

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소스코드, 시뮬레이션결과, H/W 확인, .UCF파일 생성, 동작확인 사진이
있는 실험보고서입니다.

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본문내용

REPORT
<2비트 감산기, 4비트 가감산기>
1. 2비트 감산기
- 209페이지 Source 코드 참고
entity sub2 is
port （ A : in STD_LOGIC_VECTOR (1 downto 0);
B : in STD_LOGIC_VECTOR (1 downto 0);
D : out STD_LOGIC_VECTOR (1 downto 0);
BR : out STD_LOGIC_VECTOR (1 downto 0));
end sub2;
architectiure Behavioral of sub2 is
signal TMP : std_logic_vector(2 downto 0);
begin
TMP <= ("0" & A) - ("0" & B);
-- TMP <= (`0` & A) - (`0` &B); 써도 무방함
-- 2비트 일 때는 무조건 “00”을 붙여줘야 한다.
BR(1) <= TMP(2);
BR(0) <= (not A(0)) and B(0);
D <= TMP(1 downto 0);
end Behavioral;
< 시뮬레이션 결과 >
< H/W 확인 >
A <= "00"; B <="00"; Wait for 100 ns;
-- A(1) <= `B`; A(0) <= `0`; B(1) <= `0`; B(0) <=`0`; 위의 소스와 같은 결과 값 나타냄

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