논리회로설계실습-비교기-MUX-ALU-결과보고서

목차

1. 실험목표
2. 실험결과
3. 고찰

본문내용

1. 실험 목표
4비트 크기의 이진수 A, B와 2비트 크기의 선택 신호 S를 입력으로 받아 5비트 이진수 Y를 출력하는 산술논리연산장치(ALU)의 동작을 이해하고 설계한다. 소스 코드 작성 시, 함수와 프로시저를 포함한 패키지를 사용하여 작성한다. 테스트 벤치 작성을 통해 설계한 ALU가 정상적으로 동작하는지 시뮬레이션을 통하여 확인한다.

<중략>

3. 고찰
(1) 조원1의 고찰
주어진 산술논리연산장치(이하 ALU)를 가산기능에서는 함수를, 감산기능에서는 프로시져를 사용한다. 따라서 ALU의 Main 소스 코드를 작성하기 앞서 가산기능을 수행하는 함수 ‘A6_JSW_CHS_Adder'와 감산기능을 수행하는 프로시져 'A6_JSW_CHS_Procedure’의 두가지 기능을 내장하고 있는 자체 패키지 ‘Pac_A6_JSW_CHS’을 다음 그림과 같이 정의하였다.

참고 자료

없음