논리설계 - 감산기를 MAX-PLUS II 로 실습을 한후 결과 보고서

소개글

감산기를 MAX-PLUS II 로 실습을 한후 결과 보고서입니다.

목차

제목
목적
관련 학습
실험 실습의 구체적 절차
결과(웨이브 폼)
문제점 및 해결방안
결론 및 고찰결론 및 고찰

본문내용

제목
- 감산기
- 감산기의 개념과 동작을 이해하고 설계한다.
- 전가산기를 이용하여 4비트 병렬 가감산기 회로를 설계한다.

목적
- 감산기에 대해 이해하고 응용할 수 있다.

관련 한습

반가산기, 전가산기, 이진병렬가산기는 덧셈을 수행하는 반면, 반감산기, 전감산기는 뺄셈을 수행하는 회로를 말한다. 반감산기 회로에서는 X-Y를 계산하여 두 수의 차이D와 윗자리로부터의 자리빌림 Bo을 출력하고, 전감산기에서는 X-Y-Bi(Bi는 아래자리로 빌려준 자리빌림을 의미)를 계산하여 출력 D(차이)와 윗자리로부터 빌려올 자리빌림 Bo를 내보낸다.



전감산기는 앞자리에서 빌려온 빌림수를 포함하여 3개의 입력비트들의 감산을 행하는 조합논리 회로이며, 세개의 입력 X,Y,Bо과 2개의 출력 D,B₁을 갖는다. 세개의 입력변수는 x를 피감수, Y를 감수, 그리고 아랫자리에서 빌려온 자리 빌림수 Bо이며, 두개의 출력은 차 D와 현재 자리에서 발생한 자리빌림 B₁이다.

문제점 및 해결 방안

이번 실습 시간에는 가산기 와 감산기를 같이 하였는데 가산기를 다 하고 나서 감산기를 하니 쉽게 할 수 있었습니다. 그리고 무엇보다도 조교 형님이 약간의 편의를 생각해주어서 논리 함수와 회로도가 있었기 때문에 특별히 문제점은 없었습니다. 하지만 전감산기 부분에서 진리표를 작성한 후 K-map을 만드는데 있어서 에러 사항이 있었습니다.

참고 자료

없음