[하드웨어언어설계] vhdl 설계

목차

1. vhdl 설계
2. max+2 설계하기
3. max+2 이용한 컴파일하기

본문내용

Signal a와 b가 같기 위한 비교기를 실습하여 보자. 1. VHDL 설계
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY comp IS
PORT (a, b : in std_logic_vector(1 downto 0);
equal : out std_logic );
END comp;ARCHITECTURE data_flow OF comp ISBEGIN
equal <= not( a(1) xor b(1) ) and not( a(0) xor b(0) );
END data_flow;

참고 자료

없음