[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서

소개글

"[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서"에 대한 내용입니다.

목차

1. 실험 목적
2. 관련 이론
3. 실험 결과

본문내용

Chapter 1. 실험 목적
Verilog HDL을 통해 FPGA의 7 segment를 이용하여 Timer를 설계해본다.
Chapter 2. 관련 이론
ü Verilog HDL과 VHDL
- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어
- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능하다.
- HDL을 사용해 설계를 할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성한다.
- 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있다.
- Module 단위로 설계한다.
ü HDL Design level
- 각 설계 레벨에 우열은 없으며, 상황에 맞는 사용이 이루어져야 한다.
- Behavioral level : 진리표와 같이 case를 이용하여 이루어지는 설계, 복잡하고 용량을 많이 차지한다는 단점으로 인해 사용을 지양하는 편이나, 회로의 동작을 가장 정확하고 쉽게 설계하는 데에 있어서 좋다.
- Data Flow level : data의 값을 연산을 통해 동작을 간략하게 설계
- Structural level : 이미 만들어져 있는 Module을 이용한 설계
- 주로 Data Flow level과 Structural level을 이용한 설계를 이용하나, 실제 회로를 구동하여 보면 제대로 동작하지 않는 경우가 발생할 수 있다.

참고 자료

없음