논리회로설계 실험 기본게이트 설계

소개글

성균관대 논리회로실험 레포트입니다

A+받은 레포트입니다.

목차

1. 실험 목표
2. 예비 이론
3. 실험 내용
4. 출처 (Reference)
5. 고찰

본문내용

1. 실험 목표
CPLD와 FPGA에 대해 알아보고 그의 활용을 알아본다. 또한 전기전자 논리회로 교과목의 기초지식과 Xilinx tool을 사용하여 VHDL언어를 통해 기본적인 논리회로인 AND OR 게이트의 논리회로를 설계하고 진리표를 통하여 각 기본 게이트들의 동작적 모델링과 자료 흐름 모델링 방법으로 설계하고 그에 따른 파형으로 설계한 결과를 확인한다.

2. 예비 이론
(1) CPLD, FPGA란?
1) CPLD(Complex Programmable Logic Device)
Complex Programmable Logic Device의 약자로 PAL과 같은 내부 로직 블록을 여러 개 가지고 있다. PAL의 개념을 확장한 것으로 적은 공간과 신뢰도 향상, 비용을 절감 등의 장점을 갖는다. CPLD 구조를 살펴보면 내부 여러 개의 LAB(Logic Array Block)와 LAB의 연결선인 PIA으로 되어 있으므로 몇 개의 매크로셀(macrocell)로 구성된다. CPLD 구조는 LAB의 연결 상태와 무관하게 신호 지연이 일정하기 때문에 타이밍 시뮬레이션이 필요 없다.

참고 자료

“FPGA”, <위키피디아>, https://ko.wikipedia.org/wiki/FPGA
“복합 프로그래머블 논리 소자”, <위키피디아>
https://ko.wikipedia.org/wiki/%EB%B3%B5%ED%95%A9_%ED%94%84%EB%A1%9C%EA%B7%B8%EB%9E%98%EB%A8%B8%EB%B8%94_%EB%85%BC%EB%A6%AC_%EC%86%8C%EC%9E%90
“MAX3000A – CPLD”, <egloos>, http://egloos.zum.com/GrandaeH/v/111174
“VHDL강좌”, <naver blog>,
http://blog.naver.com/PostView.nhn?blogId=wankyuk&logNo=10010396518
“컴퓨터개론”, <naver 지식백과>, http://terms.naver.com/list.nhn?cid=51173&categoryId=51173
“프로그래머블 디바이스(CPLD/FPGA)”, <naver blog>,
http://blog.naver.com/wiva815/20149705671